JPH0334364A - モノリシックシリコンプレーナｐｎ接合分離型集積回路の製造方法 - Google Patents
モノリシックシリコンプレーナｐｎ接合分離型集積回路の製造方法Info
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- JPH0334364A JPH0334364A JP2146370A JP14637090A JPH0334364A JP H0334364 A JPH0334364 A JP H0334364A JP 2146370 A JP2146370 A JP 2146370A JP 14637090 A JP14637090 A JP 14637090A JP H0334364 A JPH0334364 A JP H0334364A
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- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/67—Complementary BJTs
- H10D84/673—Vertical complementary BJTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/0121—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs the complementary BJTs being vertical BJTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は半導体装置の製造方法に関するものであって、
史に詳細にはモノリシックプレーナエピタキシャルＰＮ
Ｐ接合分離型集積回路内に高性能高電圧ＰＮＰ及びＮＰ
Ｎパワートランジスタを製造する方法に関するものであ
る。
史に詳細にはモノリシックプレーナエピタキシャルＰＮ
Ｐ接合分離型集積回路内に高性能高電圧ＰＮＰ及びＮＰ
Ｎパワートランジスタを製造する方法に関するものであ
る。
従来技術
１９８６年４月１８日付で発明者Ｊ、 Ｂａｒｒｙ
Ｓｍａｌｌ及びＭａｔｔｈｅｗ Ｓ、 Ｂｕ
ｙｎｏｓｋｉの発明に対する米国特許出願第８５３．５
３０号がなされている。その特許出願の名称は、「高電
圧相補型ＮＰＮ／ＰＮＰプロセス（ＨＩＧＨＶＯＬＴＡ
ＧＥ ＣＯＭＴＬＥＭＥＮＴＡＲＹ ＮＰＮ／ＰＮ
Ｐ ＰＲＯＣＥＳＳ）Ｊである。それは、プレーナモ
ノリシックＰＮ接合分離型シリコン集積回路（ＩＣ）ｆ
ｆｌ成体内に高性能のＰＮＰ及びＮＰＮトランジスタを
製造する技術に関するものである。従来、ＰＮＰ トラ
ンジスタは、典型的に、横方向の構造を有するものであ
るか、又は基板専用型コレクタ装置であった。何れの場
合においても、ＰＮＰトランジスタの高周波数性能はＮ
ＰＮよりも著しく悪いものであり、且つ基板専用型装置
においては、ヱミッタホロワ回路のみを使用することが
可能であった。上掲した特許出願に開示されているプロ
セスは、優れた高周波数性能を持った相補型装置を提供
し、且つ従来のＩＣ処理に直接的に組込むことが可能な
ものであった。尚、上掲した特許出願は本願出願人に譲
渡されている。
Ｓｍａｌｌ及びＭａｔｔｈｅｗ Ｓ、 Ｂｕ
ｙｎｏｓｋｉの発明に対する米国特許出願第８５３．５
３０号がなされている。その特許出願の名称は、「高電
圧相補型ＮＰＮ／ＰＮＰプロセス（ＨＩＧＨＶＯＬＴＡ
ＧＥ ＣＯＭＴＬＥＭＥＮＴＡＲＹ ＮＰＮ／ＰＮ
Ｐ ＰＲＯＣＥＳＳ）Ｊである。それは、プレーナモ
ノリシックＰＮ接合分離型シリコン集積回路（ＩＣ）ｆ
ｆｌ成体内に高性能のＰＮＰ及びＮＰＮトランジスタを
製造する技術に関するものである。従来、ＰＮＰ トラ
ンジスタは、典型的に、横方向の構造を有するものであ
るか、又は基板専用型コレクタ装置であった。何れの場
合においても、ＰＮＰトランジスタの高周波数性能はＮ
ＰＮよりも著しく悪いものであり、且つ基板専用型装置
においては、ヱミッタホロワ回路のみを使用することが
可能であった。上掲した特許出願に開示されているプロ
セスは、優れた高周波数性能を持った相補型装置を提供
し、且つ従来のＩＣ処理に直接的に組込むことが可能な
ものであった。尚、上掲した特許出願は本願出願人に譲
渡されている。
従来のＩＣＣ相型トランジスタは、好適な装置特性を有
するものであるが、比較的制限的な電力取扱い能力を有
するものであった。ＩＣ装置においてパワートランジス
タを製造する方法が提供されることが要望されていた。
するものであるが、比較的制限的な電力取扱い能力を有
するものであった。ＩＣ装置においてパワートランジス
タを製造する方法が提供されることが要望されていた。
目 的
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、高性能のＰＮＰ及び
ＮＰＮパワートランジスタを得ることが可能なＩＣ製造
方法を提供することを目的とする。本発明の別の目的こ
するところは、ＮＰＮパワートランジスタを最適化する
ことが可能であり、且つＰＮＰパワートランジスタを別
個に最適化することが可能なＩＣ製造方法を提供するこ
とである。本発明の更に別の目的とするところは、製造
プロセスにおける臨界的な段階において性能モニタを与
えるＩＣにおいてＮＰＮ及びＰＮＰパワートランジスタ
を製造する方法を提供することである。
した如き従来技術の欠点を解消し、高性能のＰＮＰ及び
ＮＰＮパワートランジスタを得ることが可能なＩＣ製造
方法を提供することを目的とする。本発明の別の目的こ
するところは、ＮＰＮパワートランジスタを最適化する
ことが可能であり、且つＰＮＰパワートランジスタを別
個に最適化することが可能なＩＣ製造方法を提供するこ
とである。本発明の更に別の目的とするところは、製造
プロセスにおける臨界的な段階において性能モニタを与
えるＩＣにおいてＮＰＮ及びＰＮＰパワートランジスタ
を製造する方法を提供することである。
構成
本発明によれば、ＰＮ接合分離型プレーナモノリシック
シリコンを使用する方法が提供されている。ＰＮＰパワ
ートランジスタ装置は、エピタキシャル成長の前に、基
板ウェハへＰ型不純物乃至はドーパントを付与すること
によりＩＣ構成体内に形成したＰ＋コレクタ埋め込み層
を使用して形成される。同時に、Ｐ＋コレクタ埋め込み
層が形成され、それは周囲にＮ型ウェル領域を確立する
ことによって基板から分離される。これらの同一のＰ型
不純物は、基板ウェハ内の分離ウェル領域内に付着形成
される。ＮＰＮパワートランジスタを形成すべき領域内
の基板ウェハ内にＮ十型埋め込み層が形成される。更に
、コレクタＮ＋コンタクト区域の下側となるべき埋め込
み層の端部においてＮ＋コンタクト領域が基板ウェハへ
付与される。次いで、エピタキシャル層が成長形成され
る。
シリコンを使用する方法が提供されている。ＰＮＰパワ
ートランジスタ装置は、エピタキシャル成長の前に、基
板ウェハへＰ型不純物乃至はドーパントを付与すること
によりＩＣ構成体内に形成したＰ＋コレクタ埋め込み層
を使用して形成される。同時に、Ｐ＋コレクタ埋め込み
層が形成され、それは周囲にＮ型ウェル領域を確立する
ことによって基板から分離される。これらの同一のＰ型
不純物は、基板ウェハ内の分離ウェル領域内に付着形成
される。ＮＰＮパワートランジスタを形成すべき領域内
の基板ウェハ内にＮ十型埋め込み層が形成される。更に
、コレクタＮ＋コンタクト区域の下側となるべき埋め込
み層の端部においてＮ＋コンタクト領域が基板ウェハへ
付与される。次いで、エピタキシャル層が成長形成され
る。
軽度にドープしたＰＮＰコレクタは、アクティブ種とし
てアルミニウムを使用し、それは高い拡散率を有するた
めに、比較的短い拡散サイクルで工ピタキシャル成長の
後に付与することが可能である。本構成体は、分離部の
ボロン上方向拡散及び下方向拡散を利用し、且つＰ＋コ
レクタ埋め込み層の周辺部へのコンタクトを行なう。こ
のことは、縦型構成の分離型ＰＮＰパワートランジスタ
を確立することを可能とする。Ｐ十埋め込み層及びその
拡散コンタクトは、ＰＮＰパワートランジスタコレクタ
抵抗を低下させるべく作用する。ＮＰＮパワートランジ
スタは、高導電度の埋め込み層の上方に形成される。し
かしながら、エピタキシャル成長の前に、燐を拡散した
コンタクトドーパントを埋め込み層の端部へ付与する。
てアルミニウムを使用し、それは高い拡散率を有するた
めに、比較的短い拡散サイクルで工ピタキシャル成長の
後に付与することが可能である。本構成体は、分離部の
ボロン上方向拡散及び下方向拡散を利用し、且つＰ＋コ
レクタ埋め込み層の周辺部へのコンタクトを行なう。こ
のことは、縦型構成の分離型ＰＮＰパワートランジスタ
を確立することを可能とする。Ｐ十埋め込み層及びその
拡散コンタクトは、ＰＮＰパワートランジスタコレクタ
抵抗を低下させるべく作用する。ＮＰＮパワートランジ
スタは、高導電度の埋め込み層の上方に形成される。し
かしながら、エピタキシャル成長の前に、燐を拡散した
コンタクトドーパントを埋め込み層の端部へ付与する。
エピタキシャル成長の後に、同様の上表面ドーパントを
下側のものと整合して付与する。拡散の後に、これら二
つのドーパントが混合し、その際にＮＰＮパワートラン
ジスタコレクタ用の低抵抗のシンカーコンタクトを与え
る。分離及びコンタクト拡散が完了した後に、ＰＮＰの
Ｎ型ベース不純物領域がＰウェルの範囲内に位置され、
且つＮＰＮパワートランジスタＰ型ベース領域が与えら
れる。次いで、高濃度のＰ型不純物が形成され、Ｎ型ベ
ースの範囲内にＰＮＰパワートランジスタエミッタが形
成される。同時に、Ｐ型不純物がＰウェルの周辺部の周
りにおいて分離領域上方のキャップとして導入される。
下側のものと整合して付与する。拡散の後に、これら二
つのドーパントが混合し、その際にＮＰＮパワートラン
ジスタコレクタ用の低抵抗のシンカーコンタクトを与え
る。分離及びコンタクト拡散が完了した後に、ＰＮＰの
Ｎ型ベース不純物領域がＰウェルの範囲内に位置され、
且つＮＰＮパワートランジスタＰ型ベース領域が与えら
れる。次いで、高濃度のＰ型不純物が形成され、Ｎ型ベ
ースの範囲内にＰＮＰパワートランジスタエミッタが形
成される。同時に、Ｐ型不純物がＰウェルの周辺部の周
りにおいて分離領域上方のキャップとして導入される。
高度にドープされたＮＰＮパワートランジスタエミッタ
がＰ型ベースの範囲内に形成される。同時に、ＮＰＮコ
レクタコンタクトもキャップされ即ち被覆される。これ
により、ＰＮＰ分離及びコンタクトドーピングは、高度
にドープしたＰ型物質でオーバーコート即ち被覆され、
且つＮＰＮコレクタコンタクトは高度にドープされたＮ
型物質でオーバーコート即ち被覆される。上述したステ
ップは、従来の低パワートランジスタ及び例えば抵抗、
ダイオード及び容量などのようなその他のＩＣ回路要素
を形成するために使用される従来のＩＣプロセス内に組
込まれている。ＰＮＰ及びＮＰＮパワートランジスタの
要素は別々のステップで形成されるので、ＰＮＰ及びＮ
ＰＮパワートランジスタの性能は別々に最適化すること
が可能である。
がＰ型ベースの範囲内に形成される。同時に、ＮＰＮコ
レクタコンタクトもキャップされ即ち被覆される。これ
により、ＰＮＰ分離及びコンタクトドーピングは、高度
にドープしたＰ型物質でオーバーコート即ち被覆され、
且つＮＰＮコレクタコンタクトは高度にドープされたＮ
型物質でオーバーコート即ち被覆される。上述したステ
ップは、従来の低パワートランジスタ及び例えば抵抗、
ダイオード及び容量などのようなその他のＩＣ回路要素
を形成するために使用される従来のＩＣプロセス内に組
込まれている。ＰＮＰ及びＮＰＮパワートランジスタの
要素は別々のステップで形成されるので、ＰＮＰ及びＮ
ＰＮパワートランジスタの性能は別々に最適化すること
が可能である。
本方法は、前のステップの有効性を決定するために臨界
的段階においてウェハのテストを行なうことが可能であ
る。この方法は、ＮＩＴＲＩＤＥＰＬＵＳ （商標）性
能に対しメタル上窒化物及び酸化物と共にリン酸ガラス
（Ｐ Ｓ Ｇ）ゲッタリング及びフィールドスレッシュ
ホールド調整（ＦＴＡ）の使用も包含している。
的段階においてウェハのテストを行なうことが可能であ
る。この方法は、ＮＩＴＲＩＤＥＰＬＵＳ （商標）性
能に対しメタル上窒化物及び酸化物と共にリン酸ガラス
（Ｐ Ｓ Ｇ）ゲッタリング及びフィールドスレッシュ
ホールド調整（ＦＴＡ）の使用も包含している。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
以下の説明において、シリコンドーパント又は不純物濃
度を制御するためにイオン注入が広範に使用されている
。この様なイオン注入を特性付けるために簡略化した記
号を使用している。例えば、１．２Ｅ１３＠８０ＫｅＶ
という簡略記号は、８０ＫｅＶのエネルギで１．２Ｘ１
０１′原子数／Ｃｍ２でのイオン注入の条件を表わして
いる。このエネルギは、シリコン基板内への初期的ドー
パントの浸透度を決定する。実際の浸透は、不純物イオ
ンの寸法とそのエネルギとの関数である。例えば、与え
られたエネルギにおいて、イオンが大きければその浸透
度は浅くなる。
度を制御するためにイオン注入が広範に使用されている
。この様なイオン注入を特性付けるために簡略化した記
号を使用している。例えば、１．２Ｅ１３＠８０ＫｅＶ
という簡略記号は、８０ＫｅＶのエネルギで１．２Ｘ１
０１′原子数／Ｃｍ２でのイオン注入の条件を表わして
いる。このエネルギは、シリコン基板内への初期的ドー
パントの浸透度を決定する。実際の浸透は、不純物イオ
ンの寸法とそのエネルギとの関数である。例えば、与え
られたエネルギにおいて、イオンが大きければその浸透
度は浅くなる。
添付の図面は、理解を容易とするために、垂直方向の寸
法を誇張して示しである。処理されるＩＣウェハの一部
を、好適な製造方法におけるそれぞれのステップにおい
て示しである。理解すべきことであるが、局所的酸化か
ら発生する基板の段差は示されていない。例えば、酸化
性雰囲気中において局所的不純物拡散を行なうと、その
箇所において酸化物が成長する。典型的に、特定の厚さ
に酸化物を成長させる場合、その厚さの約半分の厚さの
シリコンが基板から消費される。これは、表面に段差を
形成するが、その段差は、典型的に、非常に小さいもの
であり、従ってそれは装置のトポロジ即ち地形的構成に
ほとんど影響を与えることはない。このプロセスは、基
本的に平坦なものと見なすことが可能である。例えば、
局所化した領域内に４０００Ａの酸化物を成長させると
、それはその領域内に２００ＯＡのシリコンの窪みを形
成する。しかしながら、この様な段差は図面中に表わし
ていない。
法を誇張して示しである。処理されるＩＣウェハの一部
を、好適な製造方法におけるそれぞれのステップにおい
て示しである。理解すべきことであるが、局所的酸化か
ら発生する基板の段差は示されていない。例えば、酸化
性雰囲気中において局所的不純物拡散を行なうと、その
箇所において酸化物が成長する。典型的に、特定の厚さ
に酸化物を成長させる場合、その厚さの約半分の厚さの
シリコンが基板から消費される。これは、表面に段差を
形成するが、その段差は、典型的に、非常に小さいもの
であり、従ってそれは装置のトポロジ即ち地形的構成に
ほとんど影響を与えることはない。このプロセスは、基
本的に平坦なものと見なすことが可能である。例えば、
局所化した領域内に４０００Ａの酸化物を成長させると
、それはその領域内に２００ＯＡのシリコンの窪みを形
成する。しかしながら、この様な段差は図面中に表わし
ていない。
本製造方法において、第１図に示した如く、開始物質は
、約５ Ｘ １０ ”原子数／ ｃ ｃのＰ型不純物乃
至はドーパントを持ったシリコンウエノ＼１０である。
、約５ Ｘ １０ ”原子数／ ｃ ｃのＰ型不純物乃
至はドーパントを持ったシリコンウエノ＼１０である。
約１０００℃で３時間該表面上に酸化物１１を成長させ
る。この酸化物は約８０００人の厚さである。第１図に
示した如く、酸化物層１１を有するＰ型基板１０には、
ホトリソグラフィによって形成された孔乃至は開口１３
が設けられている。この開口は、ＩＣ内へＮＰＮパワー
トランジスタを組込むべき領域を画定している。次いで
、２Ｅ１５＠８’０ＫｅＶにおいてアンチモンをイオン
注入する。従って、アンチモンをドープした表面領域１
４が形成される。
る。この酸化物は約８０００人の厚さである。第１図に
示した如く、酸化物層１１を有するＰ型基板１０には、
ホトリソグラフィによって形成された孔乃至は開口１３
が設けられている。この開口は、ＩＣ内へＮＰＮパワー
トランジスタを組込むべき領域を画定している。次いで
、２Ｅ１５＠８’０ＫｅＶにおいてアンチモンをイオン
注入する。従って、アンチモンをドープした表面領域１
４が形成される。
次いで、第２図に示した如く、新たなレジスト層１５を
付与し、且つ処理してその中に孔１６を形成する。次い
で、酸化物層１１をエツチングして、該孔内においてウ
エノ＼１０の表面を露出させる。次いで、約１．２Ｅ１
３＠１００ＫｅＶにおいて燐をイオン注入し、Ｎ型でド
ープした表面領域１７を形成する。この領域は、究極的
には、Ｎウェルを形成し、それはＩＣ内に組込むべきＰ
ＮＰパワートランジスタを分離する。
付与し、且つ処理してその中に孔１６を形成する。次い
で、酸化物層１１をエツチングして、該孔内においてウ
エノ＼１０の表面を露出させる。次いで、約１．２Ｅ１
３＠１００ＫｅＶにおいて燐をイオン注入し、Ｎ型でド
ープした表面領域１７を形成する。この領域は、究極的
には、Ｎウェルを形成し、それはＩＣ内に組込むべきＰ
ＮＰパワートランジスタを分離する。
該レジストを、ウェハ表面から注意深く除去し、且つ該
ウェハを拡散サイクルに露呈させ、該ウェハを酸化性雰
囲気中において８時間の間約１２７０℃へ加熱する。こ
のステップにおいて、領域１４におけるアンチモン及び
領域１７における燐が第３図に示した如く基板１０内へ
拡散する。領域１４は、Ｎ＋十領領域１９形成し且つ領
域１７はＮ領域２０を形成する。しかしながら、アンチ
モンは燐よりも著しく遅い拡散物であるので、その基板
１０内への浸透は著しく小さい。この拡散過程中、領域
１９及び２０の上に４０００人の酸化物１８及び１８’
が成長される。この拡散温度は、全製造プロセス中最も
高いものであり、従って第３図に示した基板不純物浸透
は爾後のステップにおいて実質的に変更されることはな
い。
ウェハを拡散サイクルに露呈させ、該ウェハを酸化性雰
囲気中において８時間の間約１２７０℃へ加熱する。こ
のステップにおいて、領域１４におけるアンチモン及び
領域１７における燐が第３図に示した如く基板１０内へ
拡散する。領域１４は、Ｎ＋十領領域１９形成し且つ領
域１７はＮ領域２０を形成する。しかしながら、アンチ
モンは燐よりも著しく遅い拡散物であるので、その基板
１０内への浸透は著しく小さい。この拡散過程中、領域
１９及び２０の上に４０００人の酸化物１８及び１８’
が成長される。この拡散温度は、全製造プロセス中最も
高いものであり、従って第３図に示した基板不純物浸透
は爾後のステップにおいて実質的に変更されることはな
い。
次いで、第４図に示した如く、該ウェハに対し新たなホ
トレジスト層２２が付与され、且つその中に孔２３，２
４．２５．２６が形成される。孔２３は、領域２０と整
合しており且つその内部に存在している。それは、究極
的には、ＰＮＰパワートランジスタのコレクタを画定す
る。孔２４−２６は、ＰＮ接合分離領域が形成される区
域を表わしている。酸化物層１１（その薄くした領域１
８′を包含している）は、マスク孔を介してエツチング
され、シリコン基板１０の表面を露出させている。次い
で、ボロンを約ＩＥ１５＠１６０ＫｅＶでイオン注入し
、高度にドープした領域２７−３０を形成する。
トレジスト層２２が付与され、且つその中に孔２３，２
４．２５．２６が形成される。孔２３は、領域２０と整
合しており且つその内部に存在している。それは、究極
的には、ＰＮＰパワートランジスタのコレクタを画定す
る。孔２４−２６は、ＰＮ接合分離領域が形成される区
域を表わしている。酸化物層１１（その薄くした領域１
８′を包含している）は、マスク孔を介してエツチング
され、シリコン基板１０の表面を露出させている。次い
で、ボロンを約ＩＥ１５＠１６０ＫｅＶでイオン注入し
、高度にドープした領域２７−３０を形成する。
次いで、レジスト２２をウェハから除去し、且つ第５図
に示した如く、新たなレジスト層３２を付与する。それ
は、孔３１が設けられており、それは、酸化物１８をエ
ツチングした後に、Ｎ＋＋領域１９の一端部を露出させ
る。次いで、１Ｅ１５ ＠ １６０ Ｋ ｅ Ｖで燐を
イオン注入する。これにより、高度にドープした領域３
３が形成される。
に示した如く、新たなレジスト層３２を付与する。それ
は、孔３１が設けられており、それは、酸化物１８をエ
ツチングした後に、Ｎ＋＋領域１９の一端部を露出させ
る。次いで、１Ｅ１５ ＠ １６０ Ｋ ｅ Ｖで燐を
イオン注入する。これにより、高度にドープした領域３
３が形成される。
この時点において、全てのレジストをウエノ＼から除去
し且つ残存する酸化物を完全に剥離する。
し且つ残存する酸化物を完全に剥離する。
次いで、本ウェハを、第６図において３３で示した如く
、エピタキシャル的に付着形成したシリコン層でコーテ
ィングする。ジクロロシランを使用する従来の蒸着付着
プロセスを使用して、単結晶シリコンを付着形成する。
、エピタキシャル的に付着形成したシリコン層でコーテ
ィングする。ジクロロシランを使用する従来の蒸着付着
プロセスを使用して、単結晶シリコンを付着形成する。
この付着サイクルを実施して、約１４．５ミクロンの厚
さの層を形成し、且つ２，５Ω・ｃｍの導電度へＮ型に
ドープする。
さの層を形成し、且つ２，５Ω・ｃｍの導電度へＮ型に
ドープする。
エピタキシャル物質の導電度は、ＮＰＮパワートランジ
スタコレクタを最適化すべく選択されている。
スタコレクタを最適化すべく選択されている。
エピタキシャル付着直後に、本ウェハを１０００℃で３
時間の間酸化させ、８０００Ａの酸化物３４を形成する
。エピタキシャル成長及び爾後の酸化期間中、前に基板
１０内へ付着された不純物が、第６図に示した如く、上
方向へ拡散しエピタキシャル層１０内へ拡散する。しか
しながら、それらはエピタキシャル層を部分的に浸透す
るに過ぎない。前により高い温度に露呈された領域１９
及び２０は、基板１０内へ更に認知可能な程度拡散する
ことはないが、それらはエピタキシャル層３３内へ上方
向に拡散する不純物を供給する。例えば、第５図の領域
２７は、Ｐ十領域３５を形成し、それはＰＮＰパワート
ランジスタコレクタを画定し且つ導電性埋め込み層とし
て作用する。Ｎ＋十領領域１９、ＮＰＮ トランジスタ
埋め込み層を与えるために、エピタキシャル層内へ上方
向に僅かに拡散するに過ぎない。第５図のドープ領域３
３は、Ｎ十領域３６を形成し、それは領域１９から上方
向に延在している。第５図の領域２８は、上方向に拡散
して分離領域３７を形成している。
時間の間酸化させ、８０００Ａの酸化物３４を形成する
。エピタキシャル成長及び爾後の酸化期間中、前に基板
１０内へ付着された不純物が、第６図に示した如く、上
方向へ拡散しエピタキシャル層１０内へ拡散する。しか
しながら、それらはエピタキシャル層を部分的に浸透す
るに過ぎない。前により高い温度に露呈された領域１９
及び２０は、基板１０内へ更に認知可能な程度拡散する
ことはないが、それらはエピタキシャル層３３内へ上方
向に拡散する不純物を供給する。例えば、第５図の領域
２７は、Ｐ十領域３５を形成し、それはＰＮＰパワート
ランジスタコレクタを画定し且つ導電性埋め込み層とし
て作用する。Ｎ＋十領領域１９、ＮＰＮ トランジスタ
埋め込み層を与えるために、エピタキシャル層内へ上方
向に僅かに拡散するに過ぎない。第５図のドープ領域３
３は、Ｎ十領域３６を形成し、それは領域１９から上方
向に延在している。第５図の領域２８は、上方向に拡散
して分離領域３７を形成している。
第５図の領域２９は、上方向に拡散して分離領域３８を
形成し、且つ第５図の領域３０は上方向に拡散して分離
領域３９を形成する。領域３７−３９はＰ十型であるの
で、それらのＰ型基板１０内への延長部はオーミックで
あり従って点線で示しである。
形成し、且つ第５図の領域３０は上方向に拡散して分離
領域３９を形成する。領域３７−３９はＰ十型であるの
で、それらのＰ型基板１０内への延長部はオーミックで
あり従って点線で示しである。
次いで、ホトレジストマスク（不図示）がウェハへ付与
され且つ領域３６と整合する開口４０が設けられる。こ
のマスクは、第７図に示した如く、４０で示した位置に
おいて酸化物３４内に孔をホトリソグラフィ的に開口す
るために使用される。
され且つ領域３６と整合する開口４０が設けられる。こ
のマスクは、第７図に示した如く、４０で示した位置に
おいて酸化物３４内に孔をホトリソグラフィ的に開口す
るために使用される。
そのマスクを除去した後に、該ウェハを従来の燐拡散予
備付着に露呈され、それは約１乃至２Ω・ｃｍのＮ十領
域４１を形成するために行なわれる。
備付着に露呈され、それは約１乃至２Ω・ｃｍのＮ十領
域４１を形成するために行なわれる。
次いで、本ウェハを９５０℃において酸化させ、それに
より燐が拡散されて要素４２として示したＮ生型領域を
形成し、それは第７図に点線で示しである。この拡散は
、孔４０内に酸化物を残存させ、それは第８図に示した
如く、約４０００Ａの厚さである。
より燐が拡散されて要素４２として示したＮ生型領域を
形成し、それは第７図に点線で示しである。この拡散は
、孔４０内に酸化物を残存させ、それは第８図に示した
如く、約４０００Ａの厚さである。
次いで、第８図に示した如く、領域３７−３９及び領域
３５の周辺部に対向するリングである４６における位置
に対向する位置において酸化物３４を介してホトリソグ
ラフィによって孔をエツチング形成する。図示していな
いホトレジストを除去し、且つ窒化ボロンを使用した従
来の！！！様でボロンを予備付着させる。この予備付着
を行なって、露出したシリコン内に５Ω／ロボロンド一
プ層を形成する。この付着は、領域４３−４５及び周辺
リング４６において発生する。
３５の周辺部に対向するリングである４６における位置
に対向する位置において酸化物３４を介してホトリソグ
ラフィによって孔をエツチング形成する。図示していな
いホトレジストを除去し、且つ窒化ボロンを使用した従
来の！！！様でボロンを予備付着させる。この予備付着
を行なって、露出したシリコン内に５Ω／ロボロンド一
プ層を形成する。この付着は、領域４３−４５及び周辺
リング４６において発生する。
次いで、別のホトリソグラフィマスク（不図示）を使用
して、領域３５の上側に存在する酸化物層３４の部分を
エツチング除去する。該ホトリソグラフィマスクを除去
し、その際に第９図に示した如く、ウェハを残存させ、
且つ本ウェハを２Ｅ４＠ １８０ Ｋ ｅ Ｖの条件で
アルミニウムでイオン注入する。このエネルギにおいて
、実質的に全てのアルミニウムのドーズがシリコン表面
内へドライブインされ、その際に爾後の拡散ステップに
おけるアルミニウムの損失を減少させる。従って、該シ
リコンは、領域４３−４６においてボロンとアルミニウ
ムの両方を有しており、且つ領域４７においてアルミニ
ウムを有している。次いで、本ウェハを約１時間２０分
の間約１１５０℃の拡散温度へ露呈させる。その結果得
られる構成を第１０図に示しである。アルミニウムはボ
ロンよりもより速い拡散物であるので、それはより深く
浸透し、且つ領域４７下側のシリコンをより完全にＰ型
とさせる。アルミニウムの注入ドーズは、ＰＮＰパワー
トランジスタコレクタの所望の固有抵抗を与えるべく選
択されている。領域４３−４６の下側において、ウェハ
の上表面から下側へのボロンの拡散が、領域３５の周辺
部から及び領域３７−３９からのボロンの上方向の拡散
と遭遇し、従ってＰ十拡散領域が、第１０図に示した如
く、エピタキシャル層３３を介して完全に延在する。エ
ピタキシャル層３３はＮ型であり且つ領域２０はＮ型不
純物を領域３５上方のウェハ内に供給するが、これは領
域４７から下方向へ拡散するアルミニウムによって中和
され且つ相殺され、従って領域３５の周辺部の内側でウ
ェハ表面への全領域はＰ型である。
して、領域３５の上側に存在する酸化物層３４の部分を
エツチング除去する。該ホトリソグラフィマスクを除去
し、その際に第９図に示した如く、ウェハを残存させ、
且つ本ウェハを２Ｅ４＠ １８０ Ｋ ｅ Ｖの条件で
アルミニウムでイオン注入する。このエネルギにおいて
、実質的に全てのアルミニウムのドーズがシリコン表面
内へドライブインされ、その際に爾後の拡散ステップに
おけるアルミニウムの損失を減少させる。従って、該シ
リコンは、領域４３−４６においてボロンとアルミニウ
ムの両方を有しており、且つ領域４７においてアルミニ
ウムを有している。次いで、本ウェハを約１時間２０分
の間約１１５０℃の拡散温度へ露呈させる。その結果得
られる構成を第１０図に示しである。アルミニウムはボ
ロンよりもより速い拡散物であるので、それはより深く
浸透し、且つ領域４７下側のシリコンをより完全にＰ型
とさせる。アルミニウムの注入ドーズは、ＰＮＰパワー
トランジスタコレクタの所望の固有抵抗を与えるべく選
択されている。領域４３−４６の下側において、ウェハ
の上表面から下側へのボロンの拡散が、領域３５の周辺
部から及び領域３７−３９からのボロンの上方向の拡散
と遭遇し、従ってＰ十拡散領域が、第１０図に示した如
く、エピタキシャル層３３を介して完全に延在する。エ
ピタキシャル層３３はＮ型であり且つ領域２０はＮ型不
純物を領域３５上方のウェハ内に供給するが、これは領
域４７から下方向へ拡散するアルミニウムによって中和
され且つ相殺され、従って領域３５の周辺部の内側でウ
ェハ表面への全領域はＰ型である。
中程度に酸化性の雰囲気中で実施される拡散サイクルの
後に、約４０００人の厚さの残留酸化物が存在する。次
のステップにおいて、この酸化物はウェハから剥離され
、従ってシリコンウェハ表面が露出される。
後に、約４０００人の厚さの残留酸化物が存在する。次
のステップにおいて、この酸化物はウェハから剥離され
、従ってシリコンウェハ表面が露出される。
理解される如く、所望により、シリコンウェハ表面を探
査して、分離ダイオードが所望の構成を有するものであ
るか否かを判別することが可能である。従って、ウェハ
製造のこの段階において、分離プロセスモニタが得られ
る。
査して、分離ダイオードが所望の構成を有するものであ
るか否かを判別することが可能である。従って、ウェハ
製造のこの段階において、分離プロセスモニタが得られ
る。
このことは、高電圧トランジスタを形成する場合に重要
である。低電圧装置のみが所望される場合には、ＰＴＡ
ステップを省略することが可能である。このプロセスは
、ナショナルセミコンダクタコーポレーションによって
ＮＩＴＲＩＤＥ−ＰＬＵＳという商標が付された集積回
路を製造するものであり、それは３Ｅ１２＠４０ＫｅＶ
の条件で砒素をイオン注入するものであり、それは低ド
ーズであり、Ｎ型不純物のエピタキシャル層ドーピング
をウェハ表面において約１桁上昇させる。
である。低電圧装置のみが所望される場合には、ＰＴＡ
ステップを省略することが可能である。このプロセスは
、ナショナルセミコンダクタコーポレーションによって
ＮＩＴＲＩＤＥ−ＰＬＵＳという商標が付された集積回
路を製造するものであり、それは３Ｅ１２＠４０ＫｅＶ
の条件で砒素をイオン注入するものであり、それは低ド
ーズであり、Ｎ型不純物のエピタキシャル層ドーピング
をウェハ表面において約１桁上昇させる。
この層は第１０図において層４８として示しである。こ
の層はエピタキシャル層３３の表面ドーピングを著しく
増加させるものであるが、それは存在するか又は後に製
造すべきドープ領域にほとんど影響を与えることはない
。砒素はシリコン中において遅い拡散物であるので、こ
のイオン注入は、爾後の処理によってほんのわずか影響
を受けるに過ぎない。尚、ＰＴＡは、１９８０年５月２
７日付で出願した米国特許出願第１５３，００５号の継
続出願として１９８４年１月５日に出願された米国特許
出願第５６８，５１９号に開示されている。これら両方
の特許出願は本願出願人に譲渡されている。このＦＴＡ
プロセスは、メタリゼーションの後の窒化シリコンパッ
シベーションと共に、高電圧バイポーラＩＣトランジス
タに対し高い長期間の信頼性を与えるＩＣ装置を製造す
るものである。
の層はエピタキシャル層３３の表面ドーピングを著しく
増加させるものであるが、それは存在するか又は後に製
造すべきドープ領域にほとんど影響を与えることはない
。砒素はシリコン中において遅い拡散物であるので、こ
のイオン注入は、爾後の処理によってほんのわずか影響
を受けるに過ぎない。尚、ＰＴＡは、１９８０年５月２
７日付で出願した米国特許出願第１５３，００５号の継
続出願として１９８４年１月５日に出願された米国特許
出願第５６８，５１９号に開示されている。これら両方
の特許出願は本願出願人に譲渡されている。このＦＴＡ
プロセスは、メタリゼーションの後の窒化シリコンパッ
シベーションと共に、高電圧バイポーラＩＣトランジス
タに対し高い長期間の信頼性を与えるＩＣ装置を製造す
るものである。
この時点において、本ウェハを約３時間の間約１０００
℃で再度酸化させて８０００Ａの酸化物４９を形成する
。次いで、従来のプレーナ処理を使用して、第１１図及
び第１２図に示した如く、ｔＣを完成する。ホトリソグ
ラフィマスクを使用して酸化物４９をエツチングしてＰ
ＮＰパワートランジスタベース領域を露出させ、且っ６
Ｅ１４＠ １００ Ｋ ｅ Ｖで燐をイオン注入する。
℃で再度酸化させて８０００Ａの酸化物４９を形成する
。次いで、従来のプレーナ処理を使用して、第１１図及
び第１２図に示した如く、ｔＣを完成する。ホトリソグ
ラフィマスクを使用して酸化物４９をエツチングしてＰ
ＮＰパワートランジスタベース領域を露出させ、且っ６
Ｅ１４＠ １００ Ｋ ｅ Ｖで燐をイオン注入する。
これに続いて、約１時間２０分の間約１１５０℃でＰＮ
Ｐパワートランジスタベース拡散を行なう。これにより
、領域５０が形成される。
Ｐパワートランジスタベース拡散を行なう。これにより
、領域５０が形成される。
次いで、ホトリソグラフィマスクを使用して、ＮＰＮパ
ワートランジスタベースを位置させるべき箇所に開口を
設ける。ベース孔内において酸化物をエツチングし、該
シリコンを露出させ、且つボロントリクロライド予備付
着を行なって、約１９０Ω／口の表面ドーピングを形成
する。次いで、該ボロンを約３０分間の間約１１５０℃
で拡散させる。これにより、Ｐ型ベース領域５１が形成
され、それは約３．５ミクロンの深さであり、且つ約６
３０ＯＡの厚さの酸化物を発生する。同時的に、ベース
５７と共に、Ｐ型キャップ５２−５４が、分離拡散領域
４３−４５のそれぞれへ付与される。これは、分離導・
重度を増加させるべく作用する。
ワートランジスタベースを位置させるべき箇所に開口を
設ける。ベース孔内において酸化物をエツチングし、該
シリコンを露出させ、且つボロントリクロライド予備付
着を行なって、約１９０Ω／口の表面ドーピングを形成
する。次いで、該ボロンを約３０分間の間約１１５０℃
で拡散させる。これにより、Ｐ型ベース領域５１が形成
され、それは約３．５ミクロンの深さであり、且つ約６
３０ＯＡの厚さの酸化物を発生する。同時的に、ベース
５７と共に、Ｐ型キャップ５２−５４が、分離拡散領域
４３−４５のそれぞれへ付与される。これは、分離導・
重度を増加させるべく作用する。
次いで、ホトリソグラフィマスクを使用して酸化物４９
をエツチング除去し、分離領域と共にＰＮＰパワートラ
ンジスタエミッタ及びコレクタコンタクトが形成される
べき箇所においてシリコンを露出させる。この時点にお
いて、所望により、ＰＮＰパワートランジスタコレクタ
ーベースダイオードを評価するためのプロセス制御とし
て、ＰＮＰパワートランジスタコレクターベースダイオ
ードをプローブ即ち探査することが可能である。
をエツチング除去し、分離領域と共にＰＮＰパワートラ
ンジスタエミッタ及びコレクタコンタクトが形成される
べき箇所においてシリコンを露出させる。この時点にお
いて、所望により、ＰＮＰパワートランジスタコレクタ
ーベースダイオードを評価するためのプロセス制御とし
て、ＰＮＰパワートランジスタコレクターベースダイオ
ードをプローブ即ち探査することが可能である。
次いで、露出したシリコン表面上に１８０ＯＡの酸化物
を成長させ、且っＩＥ１６＠７５ＫｅＶの条件でボロン
をイオン注入する。このエネルギにおいて、比較的重い
ボロンのドーズのほとんどが成長した酸化物内に吸収さ
れる。爾後の約３時間の間約１１００℃においてのエミ
ッタ拡散により、約４ミクロンの深さのＮ型ベース５ｏ
内に約３ミクロンの深さのＰ＋十十三ミッタ５５形成さ
れる。
を成長させ、且っＩＥ１６＠７５ＫｅＶの条件でボロン
をイオン注入する。このエネルギにおいて、比較的重い
ボロンのドーズのほとんどが成長した酸化物内に吸収さ
れる。爾後の約３時間の間約１１００℃においてのエミ
ッタ拡散により、約４ミクロンの深さのＮ型ベース５ｏ
内に約３ミクロンの深さのＰ＋十十三ミッタ５５形成さ
れる。
ＰＮＰパワートランジスタエミッタが形成される間、領
域５６は領域４６をキャップすべく確立され、領域５７
は領域４３をキャップすべく確立され、領域５８は領域
４４をキャップすべく確立され、且つ領域５つは領域４
５をキャップすべく確立される。これらのＰ＋＋キャッ
プは、又、それらが載置されるＰ型拡散領域における抵
抗を低下させている。領域５６は、ＰＮＰパワートラン
ジスタに対する低抵抗コレクタコンタクトを与えている
。領域５７−５９は、分離領域抵抗を可及的に低い値へ
減少させるべく作用している。
域５６は領域４６をキャップすべく確立され、領域５７
は領域４３をキャップすべく確立され、領域５８は領域
４４をキャップすべく確立され、且つ領域５つは領域４
５をキャップすべく確立される。これらのＰ＋＋キャッ
プは、又、それらが載置されるＰ型拡散領域における抵
抗を低下させている。領域５６は、ＰＮＰパワートラン
ジスタに対する低抵抗コレクタコンタクトを与えている
。領域５７−５９は、分離領域抵抗を可及的に低い値へ
減少させるべく作用している。
処理におけるこの時点において、マスク用酸化物４９が
ウェハから剥離され、且つ最終的な酸化物６１が第１２
図に示した如く成長形成される。
ウェハから剥離され、且つ最終的な酸化物６１が第１２
図に示した如く成長形成される。
この酸化物は、約３時間の間約９５０℃で成長され約６
００ＯＡの最終的な厚さとされ、比較的段差のない表面
を形成する。
００ＯＡの最終的な厚さとされ、比較的段差のない表面
を形成する。
次いで、ＮＰＮエミッタ及びＮ＋＋コンタクトを形威す
べき箇所に開口を具備するホトリソグラフィマスク（不
図示）を付与する。次いで、酸化物６１をエツチングし
て、該開口内においてシリコン表面を露出させる。所望
により、ＮＰＮパワートランジスタコレクターベースダ
イオードを評価するためにプロセステストとして本ウェ
ハをプローブ即ち探査することが可能である。次いで、
燐オキシクロライドを使用し且つ約１時間半の間約１０
７０℃で拡散を行なうエミッタ予備付着を行なって、Ｎ
＋十エミッタ領域６３を形成する。
べき箇所に開口を具備するホトリソグラフィマスク（不
図示）を付与する。次いで、酸化物６１をエツチングし
て、該開口内においてシリコン表面を露出させる。所望
により、ＮＰＮパワートランジスタコレクターベースダ
イオードを評価するためにプロセステストとして本ウェ
ハをプローブ即ち探査することが可能である。次いで、
燐オキシクロライドを使用し且つ約１時間半の間約１０
７０℃で拡散を行なうエミッタ予備付着を行なって、Ｎ
＋十エミッタ領域６３を形成する。
同時に、Ｎ＋＋コンタクト領域６４及び６５を形威し、
ＮＰＮパワートランジスタのコレクタへ及びＰＮＰ ト
ランジスタのコレクタを取巻くＮウェルへの低抵抗コン
タクトを与える。次いで、本ウェハを約６３００人の厚
さに付着形成した酸化物でコーティングする。
ＮＰＮパワートランジスタのコレクタへ及びＰＮＰ ト
ランジスタのコレクタを取巻くＮウェルへの低抵抗コン
タクトを与える。次いで、本ウェハを約６３００人の厚
さに付着形成した酸化物でコーティングする。
製造プロセスにおけるこの時点において、ゲッタリング
を行なうことが好適である。この場合、エミッタ後の拡
散及び付着した酸化物と共に、本ウェハを、１０分の間
燐オキシクロライド雰囲気中において、次いで１０分間
窒素雰囲気中において約１０００℃へ加熱する。従って
、木ウェハは表面酸化物上にリン酸ガラス（ＰＳＧ）層
を発生する。この様なガラスは、ゲッタとして作用し、
そうでなければ装置の動作に悪影響を与えるような表面
酸化物中の不純物を吸収し且つ捕獲する。
を行なうことが好適である。この場合、エミッタ後の拡
散及び付着した酸化物と共に、本ウェハを、１０分の間
燐オキシクロライド雰囲気中において、次いで１０分間
窒素雰囲気中において約１０００℃へ加熱する。従って
、木ウェハは表面酸化物上にリン酸ガラス（ＰＳＧ）層
を発生する。この様なガラスは、ゲッタとして作用し、
そうでなければ装置の動作に悪影響を与えるような表面
酸化物中の不純物を吸収し且つ捕獲する。
ＰＳＧ表面層が存在するということは、表面溶融が発生
し、それはゲッタリング作用と共に平坦化の流れを発生
させる。ゲッタリングの後、その補獲した不純物と共に
、ＰＳＧは、１０：ＩＨＦデイツプでエツチング除去し
且つリンスする。
し、それはゲッタリング作用と共に平坦化の流れを発生
させる。ゲッタリングの後、その補獲した不純物と共に
、ＰＳＧは、１０：ＩＨＦデイツプでエツチング除去し
且つリンスする。
該酸化物内へコンタクト孔をホトリソグラフィによって
エツチング形成し、トランジスタ電極上のシリコン表面
を露出させ、且つ約１ミクロンの厚さのアルミニウム層
をウェハ表面上にスパッタ形成する。次いで、そのアル
ミニウムをホトリソグラフィによってエツチングし、所
望のコンタクトパターン及びメタル相互接続部を形成す
る。この製造段階において、コンタクト６２−６４は、
それぞれ、ＮＰＮパワートランジスタコレクタ、ベース
、エミッタ電極を表わしている。コンタクト６９は、Ｐ
ＮＰパワートランジスタＮウェル接続部である。コンタ
クト６５−６７は、それぞれ、ＰＮＰパワートランジス
タコレクタ、ベース、エミッタ電極を表わしている。コ
ンタクト６８は、ＩＣ基板接続部である。従って、この
製造時点において、多層メタリゼーションが望まれる場
合には、付加的な層の絶縁体及びメタル層を付与するこ
とが可能である。メタル層を形成した後に、窒化シリコ
ン層を第１２図に示した如くメタルの上に付与すること
が可能である。層７０は、窒化物パッシベーション層を
表わしており、それはＩＣをパッシベートするために酸
化物層６１と共に作用する。コンタクトメタル上に付与
されたこの窒化物層はドープした層４８と共に動作して
、ＮＩＴＲＩＤＥ−ＰＬＵＳ （商標）の利点を与え、
それは上述した如く、高電圧トランジスタの信頼性を提
供する。
エツチング形成し、トランジスタ電極上のシリコン表面
を露出させ、且つ約１ミクロンの厚さのアルミニウム層
をウェハ表面上にスパッタ形成する。次いで、そのアル
ミニウムをホトリソグラフィによってエツチングし、所
望のコンタクトパターン及びメタル相互接続部を形成す
る。この製造段階において、コンタクト６２−６４は、
それぞれ、ＮＰＮパワートランジスタコレクタ、ベース
、エミッタ電極を表わしている。コンタクト６９は、Ｐ
ＮＰパワートランジスタＮウェル接続部である。コンタ
クト６５−６７は、それぞれ、ＰＮＰパワートランジス
タコレクタ、ベース、エミッタ電極を表わしている。コ
ンタクト６８は、ＩＣ基板接続部である。従って、この
製造時点において、多層メタリゼーションが望まれる場
合には、付加的な層の絶縁体及びメタル層を付与するこ
とが可能である。メタル層を形成した後に、窒化シリコ
ン層を第１２図に示した如くメタルの上に付与すること
が可能である。層７０は、窒化物パッシベーション層を
表わしており、それはＩＣをパッシベートするために酸
化物層６１と共に作用する。コンタクトメタル上に付与
されたこの窒化物層はドープした層４８と共に動作して
、ＮＩＴＲＩＤＥ−ＰＬＵＳ （商標）の利点を与え、
それは上述した如く、高電圧トランジスタの信頼性を提
供する。
具体的な実施例として、上述した如き製造方法に従って
シリコン内にパワートランジスタを形成しＩＣ装置を形
成した。このパワートランジスタは、約２平方ミリメー
タの面積を有していた。その結果得られたトランジスタ
は、３Ａにおいて４０を超えるベータ値を有していた。
シリコン内にパワートランジスタを形成しＩＣ装置を形
成した。このパワートランジスタは、約２平方ミリメー
タの面積を有していた。その結果得られたトランジスタ
は、３Ａにおいて４０を超えるベータ値を有していた。
そのＢＶ、、。
は、６０Ｖを超えており、そのＦＴ値は５０ＭＨ２を超
えていた。これらのトランジスタは、バイアスを印加し
た状態で温度に関しての繰返し動作を行なった後、長期
間の信頼性を与えるものであることが判明した。
えていた。これらのトランジスタは、バイアスを印加し
た状態で温度に関しての繰返し動作を行なった後、長期
間の信頼性を与えるものであることが判明した。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
第１図乃至第１２図は、本発明の一実施例に基づく製造
方法の種々の段階におけるシリコンウェハの一部の断面
を示した各磯略図である。 （符号の説明） １０：シリコンウェハ １に酸化物層 １３：開口 １４：アンチモンドープ表面領域 １５ニレジスト層 １７：Ｎ型ドープ表面領域 １９：Ｎ＋十領領 域０：Ｎ領域 ２２：ホトレジスト層 ２３．２４，２５．２６：孔 ３３：高度ドープ領域 ３７−３９ ：分離領域 ４０：開口 ４１゜ ４２：Ｎ十領域 ４６：周辺リング
方法の種々の段階におけるシリコンウェハの一部の断面
を示した各磯略図である。 （符号の説明） １０：シリコンウェハ １に酸化物層 １３：開口 １４：アンチモンドープ表面領域 １５ニレジスト層 １７：Ｎ型ドープ表面領域 １９：Ｎ＋十領領 域０：Ｎ領域 ２２：ホトレジスト層 ２３．２４，２５．２６：孔 ３３：高度ドープ領域 ３７−３９ ：分離領域 ４０：開口 ４１゜ ４２：Ｎ十領域 ４６：周辺リング
Claims (1)
- 【特許請求の範囲】 １、高性能ＮＰＮパワートランジスタと共に高性能ＰＮ
Ｐパワートランジスタを有するモノリシックシリコンプ
レーナＰＮ接合分離型集積回路の製造方法において、上
部にマスク用酸化物を有している第一導電型のウェハで
開始し、前記酸化物をホトリソグラフィによってエッチ
ングしＮＰＮ及びＰＮＰパワートランジスタを位置させ
るべき箇所において前記酸化物内に孔を形成し、前記ウ
エハへ第一ドーパントを付与し、尚前記第二ドーパント
はＮＰＮパワートランジスタを位置すべき領域において
前記基板を前記反対導電型へドープすることが可能であ
り且つ前記第一ドーパントよりも遅い拡散物であり、前
記ウエハへ第二ドーパントを付与し、尚前記第一ドーパ
ントはＰＮＰパワートランジスタを位置すべき領域内に
おいて前記基板を反対導電型へドープすることが可能で
あり、前記第一及び第二ドーパントを比較的高い温度で
前記基板内へ拡散させ、前記比較的高い温度は本方法が
使用する最高温度であって前記第二ドーパントは第二深
さへ拡散し且つ前記第一ドーパントは前記第二深さより
も浅い第一深さへ拡散し、且つ同時的に前記酸化物を再
成長させ、前記再成長した酸化物をホトリソグラフィに
よってエッチングして前記ＰＮＰパワートランジスタを
位置させ且つ分離領域を位置させるべき箇所に孔を形成
し、前記ウエハへ第三ドーパントを付与し、尚前記第三
ドーパントは前記第二ドーパントに打勝つことが可能で
あり且つ前記基板を前記第一導電型へ高度にドープする
ことが可能であり、前記ＮＰＮパワートランジスタコレ
クタコンタクトを位置させるべき箇所であって前記第一
ドーパントの一部と整合して前記ウエハへ第四ドーパン
トを付与し、前記第四ドーパントは前記第一ドーパント
と同一の導電型であり且つ実質的に高い拡散率を有して
おり、前記ウェハから酸化物を剥離して前記ウェハから
酸化物をなくし、前記酸化物のないウェハ上にエピタキ
シャル層を成長させ、前記エピタキシャル層は前記反対
導電型を有すると共に前記ＮＰＮパワートランジスタコ
レクタを最適化すべく選択された固有抵抗を有しており
、前記エピタキシャル層上に第一マスク用酸化物を形成
し、前記第一マスク用酸化物をホトリソグラフィによっ
てエッチングし前記第四ドーパントと整合してその中に
孔を形成し且つ前記第四ドーパントと同一の特性を持っ
た第五ドーパントを付与し、前記第五ドーパントを拡散
させて部分的に前記エピタキシャル層を貫通させ且つ前
記第一マスク用酸化物内の孔内に酸化物を再成長させ、
前記第一マスク用酸化物をホトリソグラフィによってエ
ッチングし分離領域を形成すべき筒所に孔を形成すると
共に前記ＰＮＰパワートランジスタを形成すべき領域の
周辺部と整合する孔を形成し、前記ウエハへ第六ドーパ
ントを付与し、尚前記第六ドーパントは前記第三ドーパ
ントと同一の特性を有しており、前記第一マスク用酸化
物をエッチングして前記ＰＮＰパワートランジスタを形
成すべき領域内に付加的な孔を形成し、前記形成したマ
スク用酸化物内にこの様にして形成した孔内に第七ドー
パントを付与し、前記第七ドーパントは比較的高速の拡
散物であって前記エピタキシャル層を前記第一導電型へ
ドープさせ、且つ前記ＰＮＰトランジスタのコレクタを
最適化するために前記第七ドーパントのドーズを選択し
、前記第六及び第七ドーパントをそれらが前記基板から
離れて前記エピタキシャル層内へ拡散された前記第三ド
ーパントと接触する範囲へ前記エピタキシャル層内へ拡
散させ、且つ前記第六及び第七ドーパントの拡散は前記
第四及び第五ドーパントを前記エピタキシャル層内にお
いて拡散させ且つ合体させ、前記第六及び第七ドーパン
トの拡散に続いて前記ウェハの表面から全ての酸化物を
剥離し、前記ウェハ上に第二の平坦なマスク用酸化物を
形成し、前記第二不純物を拡散することによって形成さ
れた領域上にＮＰＮパワートランジスタを形成し、その
際に前記第四及び第五ドーパントは前記ＮＰＮパワート
ランジスタにおける低コレクタ抵抗を形成する拡散領域
を与え、前記第二不純物を拡散することによって形成さ
れた領域上にＰＮＰパワートランジスタを形成し、その
際に前記第三及び第六ドーパントは前記ＰＮＰパワート
ランジスタ内に低コレクタ抵抗を形成する拡散領域を与
え、前記第二の平坦なマスク用酸化物の上部にメタルコ
ンタクトを形成して前記ＮＰＮ及びＰＮＰパワートラン
ジスタの電極への接続を与える、上記各ステップを有す
ることを特徴とする方法。 ２、特許請求の範囲第１項において、前記ウェハから前
記酸化物を剥離した後であって且つ前記第二の平坦なマ
スク用酸化物を形成する前に、前記ウェハを探査して前
記第七ドーパントの付着に追従する前記拡散ステップを
評価することを特徴とする方法。 ３、特許請求の範囲第１項において、更に、前記第一の
マスク用酸化物を前記ウェハから剥離した後であって且
つ前記第二の平坦なマスク用酸化物を形成する前におい
て、砒素及びアンチモンから構成されるグループから選
択された遅い拡散不純物によるフィールドスレッシュホ
ールド調整イオン注入を付与し、且つ前記メタルコンタ
クトを形成するステップの後に、前記メタルコンタクト
上に窒化シリコン層を付与することを特徴とする方法。 ４、特許請求の範囲第３項において、前記遅い拡散不純
物がイオン注入され、且つ前記ドーズが約１桁前記シリ
コン基板の表面ドーピングレベルを上昇させるべく選択
されていることを特徴とする方法。 ５、特許請求の範囲第１項において、前記第一乃至第四
及び第七ドーパントが、イオン注入によって付与され、
且つ爾後において拡散ステップにより前記シリコン内に
ドライブインされることを特徴とする方法。 ６、特許請求の範囲第１項において、前記第二、第四及
び第五ドーパントが燐から構成されており、前記第一ド
ーパントがアンチモンから構成されており、前記第三及
び第六ドーパントがボロンから構成されており、且つ前
記第七ドーパントがアルミニウムから構成されているこ
とを特徴とする方法。 ７、特許請求の範囲第１項において、前記ウェハが、前
記ＰＮＰトランジスタの形成過程中に探査され、それら
のコレクターベース接合形成を評価することを特徴とす
る方法。 ８、特許請求の範囲第１項において、前記ウェハが前記
ＮＰＮトランジスタの形成過程中に探査され、それらの
コレクターベース接合形成を評価することを特徴とする
方法。
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