JPH0334373A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
- Publication number
- JPH0334373A JPH0334373A JP16946289A JP16946289A JPH0334373A JP H0334373 A JPH0334373 A JP H0334373A JP 16946289 A JP16946289 A JP 16946289A JP 16946289 A JP16946289 A JP 16946289A JP H0334373 A JPH0334373 A JP H0334373A
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- JP
- Japan
- Prior art keywords
- recess
- region
- oxide film
- transistor
- channel width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型トランジスタに関し、特に高集積度、
高速動作に適したＭＯＳ型トランジスタに関する。
高速動作に適したＭＯＳ型トランジスタに関する。
従来のＭＯＳ型トランジスタを第４図に示す。
従来のＭＯＳ型トランジスタは、シリコン基板４０１の
一主面に形成された素子分離領域４０２によって囲まれ
た領域に形成されており、ソース領域４０３とドレイン
領域４０４にはさまれた平坦な部分にゲート酸化膜４０
５及び多結晶シリコンゲート電極４０６が積層された構
造を有している。
一主面に形成された素子分離領域４０２によって囲まれ
た領域に形成されており、ソース領域４０３とドレイン
領域４０４にはさまれた平坦な部分にゲート酸化膜４０
５及び多結晶シリコンゲート電極４０６が積層された構
造を有している。
上述した従来のＭＯＳ型トランジスタは平坦な半導体基
板表面に形成されているため、電流利得の大きいトラン
ジスタを得ようとすれば、チャネル幅Ｗを大きくしなけ
ればならない。一方、集積回路の集積度を増加させるた
めには、チャネル幅Ｗの寸法も減少しなければならず、
従来の構造ではトランジスタの性能を向上しにくくなる
という欠点がある。
板表面に形成されているため、電流利得の大きいトラン
ジスタを得ようとすれば、チャネル幅Ｗを大きくしなけ
ればならない。一方、集積回路の集積度を増加させるた
めには、チャネル幅Ｗの寸法も減少しなければならず、
従来の構造ではトランジスタの性能を向上しにくくなる
という欠点がある。
本発明のＭＯＳ型トランジスタは、ソース領域とドレイ
ン領域とで挟まれた半導体基板表面部に凹部を１つ以上
有している。
ン領域とで挟まれた半導体基板表面部に凹部を１つ以上
有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例を示すレイアウト図、
第１図（ｂ）は第１図（ａ）のＡ−Ａ線相当部で切断し
た半導体チップの縦断面図である。
第１図（ｂ）は第１図（ａ）のＡ−Ａ線相当部で切断し
た半導体チップの縦断面図である。
単結晶シリコン基板１０１の一生面に形成された素子分
離領域１０２（フィールド酸化膜）によって囲まれた領
域の表面にソース領域１０３からドレイン領域１０４に
及ぶ凹部１０５が形成されている。この四部１０５の表
面にゲート酸化膜１０６が形成されており、その上に多
結晶シリコンゲート電極１０７が形成されている。
離領域１０２（フィールド酸化膜）によって囲まれた領
域の表面にソース領域１０３からドレイン領域１０４に
及ぶ凹部１０５が形成されている。この四部１０５の表
面にゲート酸化膜１０６が形成されており、その上に多
結晶シリコンゲート電極１０７が形成されている。
本発明の一実施例の製造方法を第２図を参照して説明す
る。単結晶シリコン基板２０１の表面に５００Ａ程度の
熱酸化膜２０２を形成した後、広く用いられている選択
酸化法によって素子分離領域２０３を形成する（第２図
（ａ））。次に厚さ０．１μｍ程度の窒化シリコンＭ２
Ｏ４を成長する〈第２図（ｂ））、次に、通常のフォト
リソグラフィー技術を用いてパターニングをした後、反
応性イオンエツチング技術を用いて窒化シリコン１２０
４を除去し、開口部５０５を形成する（第２図（Ｃ）〉
。次に開口部２０５に厚さ１６０μｍ程度の熱酸化膜２
０６を形成する（第２図（ｄ〉〉。希釈したＨＦ液を用
いて熱酸化膜２０６を完全に除去した後（第２図（ｅ）
）、リン酸を用いて窒化シリコン膜２０４を除去し、さ
らに酸化膜２０２を除去する（第２図（ｆ〉）。
る。単結晶シリコン基板２０１の表面に５００Ａ程度の
熱酸化膜２０２を形成した後、広く用いられている選択
酸化法によって素子分離領域２０３を形成する（第２図
（ａ））。次に厚さ０．１μｍ程度の窒化シリコンＭ２
Ｏ４を成長する〈第２図（ｂ））、次に、通常のフォト
リソグラフィー技術を用いてパターニングをした後、反
応性イオンエツチング技術を用いて窒化シリコン１２０
４を除去し、開口部５０５を形成する（第２図（Ｃ）〉
。次に開口部２０５に厚さ１６０μｍ程度の熱酸化膜２
０６を形成する（第２図（ｄ〉〉。希釈したＨＦ液を用
いて熱酸化膜２０６を完全に除去した後（第２図（ｅ）
）、リン酸を用いて窒化シリコン膜２０４を除去し、さ
らに酸化膜２０２を除去する（第２図（ｆ〉）。
厚さ２０ＯＡ程度のゲート酸化膜２０７を形成しく第２
図（ｇ）） 、引き続き気相成長法を用いて０．５μｍ
程度の多結晶シリコンゲート２０８を堆積した後、通常
のトランジスタ製造工程を経てＭＯＳ型トランジスタを
形成する（第２図（ｇ））。
図（ｇ）） 、引き続き気相成長法を用いて０．５μｍ
程度の多結晶シリコンゲート２０８を堆積した後、通常
のトランジスタ製造工程を経てＭＯＳ型トランジスタを
形成する（第２図（ｇ））。
第３図（ａ）〜（ｄ）は一実施例の他の製造方法を説明
する為の縦断面図である。
する為の縦断面図である。
本例では、トランジスタ部の凹部を形成するための熱酸
化と素子分離領域３０４を形成するための熱酸化を、選
択酸化法を用いて同時に行ない、厚さ１μｍ程度の熱酸
化膜を形成する〈第３図〈ａ〉〉。
化と素子分離領域３０４を形成するための熱酸化を、選
択酸化法を用いて同時に行ない、厚さ１μｍ程度の熱酸
化膜を形成する〈第３図〈ａ〉〉。
次に、厚さ０，１μｍ程度の窒化シリコン膜３０５を成
長した後（第３図（ｂ））、素子分離類１３０４に用い
る熱酸化膜上の窒化シリコン膜３０５は残すようにバタ
ーニングをして、トラジスタ領域表面の窒化シリコン膜
のみ除去する（第３図（Ｃ〉）。次に、希釈したＨＦ液
を用いて熱酸化膜３０２及び３０３を除去した後、リン
酸を用いて窒化シリコン膜３０５を除去する（第３図（
ｄ））。
長した後（第３図（ｂ））、素子分離類１３０４に用い
る熱酸化膜上の窒化シリコン膜３０５は残すようにバタ
ーニングをして、トラジスタ領域表面の窒化シリコン膜
のみ除去する（第３図（Ｃ〉）。次に、希釈したＨＦ液
を用いて熱酸化膜３０２及び３０３を除去した後、リン
酸を用いて窒化シリコン膜３０５を除去する（第３図（
ｄ））。
以上の工程以降は前述の例の製造工程と同様である。こ
の製造方法では選択酸化工程が１回であるため、工期を
短縮できるという利点がある。
の製造方法では選択酸化工程が１回であるため、工期を
短縮できるという利点がある。
凹部の表面を横断してゲート電極が設けられているので
実効的チャネル幅が増加するため電流利得を改善できる
０例えば、深さ０．５μｍの凹部を２）！Ｆ所形成した
場合の実効的チャネル幅は凹部を形成しない場合に比べ
て約２０％増加する結果２電流利得も約２０％増加する
。
実効的チャネル幅が増加するため電流利得を改善できる
０例えば、深さ０．５μｍの凹部を２）！Ｆ所形成した
場合の実効的チャネル幅は凹部を形成しない場合に比べ
て約２０％増加する結果２電流利得も約２０％増加する
。
以上説明したように本発明は、ソース領域とドレイン領
域で挟まれた半導体基板表面部に四部を設けることによ
り、平面積当りの実効的チャネル幅を大きくできるので
、電流利得の高いトランジスタを実現できる効果がある
。
域で挟まれた半導体基板表面部に四部を設けることによ
り、平面積当りの実効的チャネル幅を大きくできるので
、電流利得の高いトランジスタを実現できる効果がある
。
第１図（ａ）は本発明の一実施例を示すレイアウト図、
第１図（ｂ）は第１図（ａ）のＡ−Ａ線相当部で切断し
た半導体チップの縦断面図、第２図＜ａ）〜（ｈ）は一
実施例の製造方法を説明するための縦断面図、第３図＜
ａ）〜（ｄ）は一実施例の他の製造方法を説明するため
の縦断面図、第４図（ａ）は従来のＭＯＳ型トランジス
タを示すレイアウト図、第４図（ｂ）は第４図（ａ＞の
Ａ−Ａ線相当部で切断した半導体チップの縦断面図であ
る。 １０１．２０１．３６’ｌ、４０１・・・シリコン基板
、１０３，４０３・・・ソース領域、１０４゜４０４・
−・ドレイン領域、２０２，２０６．−３０３・・・熱
酸化膜、１０２．２０’３，３０４，４０２・・・素子
分離領域、１０６，２０７，４０５・・・ゲート酸化膜
、１０７，２０８，４０６・・・多結晶シリコンゲート
、２０４，３０５・・・窒化シリコン膜、２０５・・・
開口部、１０５・・・凹部。
第１図（ｂ）は第１図（ａ）のＡ−Ａ線相当部で切断し
た半導体チップの縦断面図、第２図＜ａ）〜（ｈ）は一
実施例の製造方法を説明するための縦断面図、第３図＜
ａ）〜（ｄ）は一実施例の他の製造方法を説明するため
の縦断面図、第４図（ａ）は従来のＭＯＳ型トランジス
タを示すレイアウト図、第４図（ｂ）は第４図（ａ＞の
Ａ−Ａ線相当部で切断した半導体チップの縦断面図であ
る。 １０１．２０１．３６’ｌ、４０１・・・シリコン基板
、１０３，４０３・・・ソース領域、１０４゜４０４・
−・ドレイン領域、２０２，２０６．−３０３・・・熱
酸化膜、１０２．２０’３，３０４，４０２・・・素子
分離領域、１０６，２０７，４０５・・・ゲート酸化膜
、１０７，２０８，４０６・・・多結晶シリコンゲート
、２０４，３０５・・・窒化シリコン膜、２０５・・・
開口部、１０５・・・凹部。
Claims (1)
- ソース領域とドレイン領域とで挟まれた半導体基板表面
部に凹部を一つ以上有する事を特徴とするＭＯＳ型トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16946289A JPH0334373A (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16946289A JPH0334373A (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334373A true JPH0334373A (ja) | 1991-02-14 |
Family
ID=15887023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16946289A Pending JPH0334373A (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6488378B1 (en) | 1999-05-28 | 2002-12-03 | Matsushita Electric Industrial Co., Ltd. | Imaging apparatus |
-
1989
- 1989-06-29 JP JP16946289A patent/JPH0334373A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6488378B1 (en) | 1999-05-28 | 2002-12-03 | Matsushita Electric Industrial Co., Ltd. | Imaging apparatus |
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