JPH0334639B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はジヨゼフソン肯定ラツチ回路に関し、
特に電流注入型ジヨゼフソン・ゲートを用い、高
感度、広動作マージンで肯定論理のラツチ回路を
得ようとするものである。

＜従来の技術＞ 一般に電流注入型のジヨゼフソン・ゲートは、
本出願人が特開昭56−32830号や特開昭57−99034
号等を始めとして、その基本スイツチング・ゲー
トを開示してきた四接合閉リープ型（一般には単
に“4JL”と略称されている）に限らず、他の構
成のものでも基本的には三端子回路で、一つを共
通端子または接地端子、他の一つを制御端子、そ
して残りの一つを電源入力端子またはゲート端子
とし、ゲート端子から共通端子に抜けるように電
源電流ないしゲート電流を供給している状態下で
制御端子に入力電流が流入してくると、それまで
の零電圧状態から電圧状態ないし抵抗状態に遷移
し、ゲート電流を負荷抵抗側に転流するように動
作する。

そしてこの動作は、この種電流注入型ジヨゼフ
ソン・ゲートの特徴の一つとして、いわゆるラツ
チング動作となる。

すなわち、一旦、制御端子に流入してくる信号
電流を検出して電圧状態に遷移した後は、ゲート
電流が絶たれてゲート全体がリセツトされない限
り、その後に信号電流が立ち下がつても、ゲート
は当該電圧状態を維持するようになつている。

したがつて、それぞれ電流が流れていることを
論理“１”に対応させれば、当該入力論理“１”
の印加により、出力も論理“１”になる肯定論理
で、かつ、ゲート電流が保持される限り、その出
力論理はラツチされた状態を保つことになる。

しかし、この動作は、入力信号電流とゲート電
流に関し、その印加の順序を上記とは逆にする
と、一般には成り立たない。

これは、既に周知とされているように、この種
の電流注入型ジヨゼフソン・ゲートには、電流印
加シーケンスに対する動作モード依存性があり、
信号電流が印加された後にゲート電流が印加され
るという条件下では、その閾値特性中に、いわゆ
る“不感帯”が生ずるためである。

したがつて、確かに、この種の電流注入型ジヨ
ゼフソン・ゲートは、ゲインもあり、動作マージ
ンも広いことから、それ自体としては望ましいゲ
ートではあるものの、それをそのまま、肯定ラツ
チ回路として採用することはできない。

というのも、一般にラツチ回路とは、信号をラ
ツチしたいタイミングにおいて意図的にタイミン
グ電流を供給した際に、その時の入力信号電流の
論理値を検出し、ラツチするようになつていなけ
ればならないのに、上記の基本ゲートをそのまま
用いて、ゲート電流を単にタイミング電流に置き
代え、信号入力の後に必要なタイミングでこれを
印加するようにしただけでは、スイツチング動作
は生起しないからである。

そこで、肯定ラツチ回路を組む場合には、それ
なりに独自の構成を必要とするばずであるが、従
来、こうした肯定ラツチ回路を探しても、電流注
入型のゲート構成に即してこれを満足し得たもの
はない。

が、もちろん、こうした肯定ラツチ回路は、将
来的にジヨゼフソン・コンピユータを実現して行
く上で、欠くことのできない回路要素の一つとな
る。

ただ、電流注入型ではなく、磁束量子干渉型、
いわゆるスキツド構成によつたものならある。

これは、DCラツチと呼ばれるもので、超電導
閉ループ内に永久電流を蓄えるか否かにより、論
理値“１”または“０”を保持するようになつて
おり、構成的には書き込み、読み出し用の各ジヨ
ゼフソン接合ゲートと、それらに磁気的に結合し
た入力ラインを要する。

＜発明が解決しようとする問題点＞ 永久電流ループによるDCラツチ回路は、書き
込み、読み出しのためのジヨゼフソン単接合ゲー
ト部と、これに磁気的に結合した信号ラインとを
必要とし、したがつて大きなインダクタンスを必
須とする外、ループ自体もある程度以上の占有面
積を必要とする。

そのため、将来的に見ても、この種ジヨゼフソ
ン・コンピユータが本来的に極めて高い集積度を
要求される性質のものであることを考えると、こ
のDCラツチ回路は、その点からだけしても望ま
しくない。

また、一般に他の電流注入型ジヨゼフソン・ゲ
ート構成を採る回路要素部分、例えば論理回路等
は、やはり本出願人が既に開示しているように、
将来的には多相派流駆動となるが、こうした電源
構成に対して特殊な電源系となる直流電源系を、
このDCラツチ回路のためだけに別途に必要とす
ることも、決して望ましくない。

本発明はこうした実情に鑑みて成されたもの
で、基本的な課題として、次のような目的に沿う
ものである。

占有面積が小さくて済み、かつ原理的に高速
動作が期待できる電源注入型のジヨゼフソン・
ゲート構成に従つてのジヨゼフソン肯定ラツチ
回路を提供すること。

そしてそれは、高感度で広動作マージンを発
揮し得るものであること。

＜問題点を解決するための手段＞ 本発明は、上記目的を達成するため、鋭意研究
の結果、まずもつて次のような知見を得た。

それは、本出願人は既に、特開昭58−162132号
にて電流注入原理に従うジヨゼフソン否定ラツチ
回路を開示しているが、これに対して改変ないし
追加の構成を施すことにより、これを肯定ラツチ
回路に変形し得ないということがある。

というのも、上記ジヨゼフソン否定ラツチ回路
は、高感度、広動作マージンで占有面積も微小に
し得るからである。

実際上、以下説明するように、こうした発想は
本発明により実現できることが証明されたが、そ
のために、ここでまず、上記ジヨゼフソン否定ラ
ツチ回路につき、第５図に即して説明して置く。

同公報中においては、ゲート端子tg、制御端子
tc、共通端子teを有する三端子基本ゲート部Gj
は、本出願人が提案した四つのジヨゼフソン接合
J1、J2、J3、J4から成る四接合閉ループ型のもの
に限定されて示されているが、これに対して、否
定ラツチ回路１０の端子としては、信号入力端子
Tsとタイミング入力端子Ttが備えられる。

信号入力端子Tsに対し、基本ゲート部Gjの制
御端子tcとの間には直列にジヨゼフソン単接合Js
が挿入され、接地との間には抵抗Ｒ３が、タイミ
ング入力端子Ttとの間には抵抗Ｒ２が挿入され
ており、タイミング入力端子Ttと基本ゲート部
Gjのゲート端子tgとの間には抵抗Ｒ１が挿入さ
れている。負荷抵抗RLは基本ゲート部Gjに並列
に挿入される。

こうした構成にあつては、信号入力電流isが供
給されているときには、指定のタイミングにあつ
てタイミング入力端子Ttからタイミング電流itが
供給されると、信号入力電流isとタイミング電流
itの抵抗R2を介しての分流分ir2との両者の相剰
効果によつて入力のジヨゼフソン接合Jsが電圧状
態に遷移し、以後、両電流（is＋ir2）は基本ゲ
ート部Giへの流入を阻止されて、入力バイパス
抵抗Ｒ３を介して接地に落とされる。

そのため、抵抗R1を介してタイミング電流の
分流分ir1（ゲード電流）のみでは基本ゲート部Gj
を電圧状態に遷移させることができず、したがつ
て、負荷抵抗RLにも出力電流ioは現れない。

逆に、信号電流isが供給されていない状態で所
定のタイミングに至り、タイミング電流itが供給
されると、抵抗Ｒ２を介しての分流分ir2は入力
のジヨゼフソン接合Jsを介して基本ゲート部Gj
の制御端子tcからゲート内に流入し、したがつて
周知の量子干渉効果により、内部の四つのジヨゼ
フソン接合J1〜J4が定められた順番で電圧状態に
遷移することにより、ゲート自体としても最終的
に電圧状態に遷移し、もつて負荷抵抗RLに出力
電流ioが現れる。そしてこの状態は、タイミング
電流itが立ち下がるまで維持されるラツチング・
モードに従う。

こうした動作メカニズムから理解されるよう
に、電流が流れているときを論理“１”に対応さ
せたとすると、論理“１”の入力は所定のタイミ
ング時において論理“０”としてラツチされ、論
理“０”の入力は論理“１”としてラツチされて
出力させるから、この回路は否定ラツチ機能を営
むことになる。

そしてまた、あえて言うならば、上記動作は、
基本ゲート部Gjに上記公報にて開示されている
四接合閉ループ型のものを用いた場合に限つて満
たされるものではなく、他の構成の電流注入型ジ
ヨゼフソン基本ゲートを用いた場合にも同様に成
立する。

こうした否定ラツチ回路の良い所は、上記公報
中にも記載されているように、高感度で広動作マ
ージンが得られ、またタイミング信号の立ち上が
り時点でのみラツチ動作であつて、その後の信号
電流の変化は影響が及ばないから、カスケード回
路中に配されても“レーシング”という暴走事故
を起こさないことにある。

本発明においては、このように、既開発の否定
ラツチ回路の構成および動作を省察した結果とし
て、次のような構成によるジヨゼフソン肯定ラツ
チ回路を提供する。

信号入力端子、出力端子、第一相電源端子、第
二相電源端子を有し、電流注入原理により動作す
るジヨゼフソン肯定ラツチ回路であつて； ゲート端子、制御端子、共通端子の三端子を有
し、電流注入原理により動作するジヨゼフソン基
本ゲート部と、上記第二相電源端子と上記基本ゲ
ート部のゲート端子との間に挿入された第一の抵
抗と、上記第二相電源端子と基準電位面との間に
挿入された第二、第三の直列抵抗と、該第二、第
三の直列抵抗の接続節点と上記基本ゲート部の上
記制御端子との間に挿入された第一のジヨゼフソ
ン接合と、から成るジヨゼフソン否定ラツチ回路
部と； 上記否定ラツチ回路部の上記第二、第三の直列
抵抗の接続節点と上記信号入力端子との間に挿入
された第二のジヨゼフソン接合と； 上記信号入力端子と上記第一相電源端子との間
に挿入された第四の抵抗と； 上記信号入力端子と上記基準電位面との間に接
続された第五の抵抗と； を有して成ることを特徴とするジヨゼフソン肯定
ラツチ回路。

（作用） 上記構成によるジヨゼフソン肯定ラツチ回路は
次のように動作する。

第一相電源電流が与えられた後に第二相電源電
流が与えられると、第二相電源電流の立ち上がり
時点が信号入力のラツチ時点となる。

したがつて、入出力電流に関し、それらが流れ
ていることを論理“１”に対応させるものとする
と、第一相電源電流が印加された後、第二相電源
電流が印加される以前において、信号入力端子に
論理“１”の信号が与えられている場合には、当
該論理“１”に対応する信号電流と第四の抵抗を
介しての第一相電源電流の和によつて、第二のジ
ヨゼフソン接合が電圧状態に遷移し、以降、当該
信号電流と第一相電源電流は第五の抵抗を介して
基準電位面（一般には接地であつて基本ゲート部
の共通端子電位に等しい）に流され、後続の否定
ラツチ回路部へは入力不能となる。

この状態が生起しているときに、第二相電源電
流が立ち上がると、否定ラツチ回路部の入力は論
理“０”であるので、その出力は論理“１”にな
り、したがつて、本本肯定ラツチ回路全体として
の信号入力端子に入力した信号論理との関係にあ
つては、論理“１”の入力によつて論理“１”が
出力されることになり、所期通りの結果となる。

このときの否定ラツチ回路部の動作自体は、既
に述べた特開昭58−162132号公報中に記載されて
いる否定ラツチ回路の動作と実質的に同じことに
なる。

すなわち、当該否定ラツチ回路部にしてみれ
ば、第二相電源端子からの電源電流のみが印加さ
れ、しかも、第二の抵抗を介しての分流分が制御
電流として基本ゲート部の制御端子に、第一の抵
抗を介しての分流分がゲート電流としてゲート端
子に、それぞれ供給される関係となるから、制御
入力電流に対してのゲインを示すことにより、当
該基本ゲート部が電状態に遷移して、出力端子に
ゲート電流を転流した出力電流を表すのである。

一方、第一相電源電流の立ち上がり以降、第二
相電源電流の立ち上がりまでの時間内に、信号入
力端子に信号電流が与えられなかつた場合、つま
り信号論理が“０”であつた場合には、第一相電
源電流は第二のジヨゼフソン接合を介して流れ、
否定ラツチ回路部の入力としての第二、第三抵抗
の接続節点にまで至る。

したがつて、この電流は、否定ラツチ回路部に
してみると論理“１”の入力を受けたことに等価
となるので、その出力は論理“０”となる。

すなわち、第二ジヨゼフソン接合を介する第一
相電源電流は、第一ジヨゼフソン接合を介して基
本ゲート部にその制御端子から流れ込み、この状
態で第二相電源が立ち上がると、当該第二相電源
電流の第二抵抗を介しての分流分と、既に入力し
ている第一相電源電流とで第一のジヨゼフソン接
合を電圧状態に遷移させるから、基本ゲート部に
は以降、第一抵抗を介しての第二相電源電流の分
流分しか、ゲート端子から流れ込まないことにな
り、当該基本ゲート部が電圧状態に遷移すること
はないのである。

したがつて、論理“０”の入力に関しても、所
期通り、論理“０”の出力という肯定ラツチ結果
が得られる。

そして、上記のメカニズムから顕かなように、
本発明の肯定ラツチ回路の場合には、動作時間は
最大でも一つのジヨゼフソン接合と基本ゲート部
の動作時間の和であり、各々は十分に短いから、
既存のDCラツチ回路等に比すと十分な高速性が
得られ、しかも、信号電流には上限がないこと等
から、動作マージンも極めて広く採ることができ
る。

もちろん、各部の占有面積も、インダクタンス
分を要さないこと等もあつて、DCラツチ回路に
比し、十分に小さくすることができる。

なお、基本ゲート部の共通端子、第三抵抗、第
五抵抗の各々に関する基準電位面は、一般には接
地面として共通にされるのが普通であるが、特殊
な場合にはそれぞれ異なる電位面となるこも考え
られる。しかし、こうした場合にも、上記のよう
に第三、第五抵抗がそれぞれバイパス抵抗として
機能し得、結局は本発明の回路が正常に動作する
限り、それで構わない。

＜実施例＞ 第１図には、上記した本発明の要旨に即して構
成された基本的な一実施例としてのジヨゼフソン
肯定ラツチ回路１１が示されており、第２図はそ
の要部動作波形を説明している。

第１図中において、肯定ラツチ回路１１中に備
えられる否定ラツチ回路部１０は、既に説明した
理由により、第５図に示される公知既存の否定ラ
ツチ回路１０と実質的に同様の構成で良く、した
がつて対応する構成子には下記の符号を除き、第
５図中と同じ符号を付している。

符号の変えられたものについて言えば、第５図
中のタイミング入力端子Ttが第二相電源端子Ｐ
２として示され、また信号入力端子Tsは第二、
第三抵抗Ｒ２，Ｒ３の接続節点P3に、そしてジ
ヨゼフソン接合Jsは第一のジヨゼフソン接合を意
味するものとしてJs１になつており、新たに本肯
定ラツチ回路の出力端子として、端子Toが示さ
れている。

そして、先にも説明したように、基本ゲート部
Gjは、第５図に示された四接合閉ループ型に限
らず、電流注入原理に従う三端子型なら何でも良
いので、単に大きな円で囲つて示し、各端子だけ
に符号tg，tc，teを付して示してある。

ジヨゼフソン否定ラツチ回路部１０の機構に対
し、本発明により付け加えられた部分は、実質的
に次の通りである。

第一相電源端子Ｐ１があり、これと基準電位面
（図示の場合、一般的な形としての接地）との間
には、第四の抵抗Ｒ４と第五の抵抗Ｒ５との直列
回路が挿入され、この直列回路の抵抗間接続節点
には本肯定ラツチ回路としての信号入力端子Ti
が設けられている。

そして、信号入力端子Tiと否定ラツチ回路の
入力端子に対応する節点P3との間には、第二の
ジヨゼフソン接合Js２が挿入されている。ただ
し、この第二のジヨゼフソン接合の臨界電流値
は、既述した本発明の作用を満足するためには、
第一のジヨゼフソン接合Js１のそれより、少なく
共、小さくしなければならない。この点は、以下
述べるこの実施例に関する動作説明からも顕かで
ある。

第２図も参照すると、第１図に示される本肯定
ラツチ回路の動作は次のように説明することがで
きる。

第一相電源電流をφ１、第二相電源電流をφ２
として表すと、本回路にあつては、各動作サイク
ルあたり、まず第一相電源電流φ１が立ち上げら
れる。便宜的に信号論理も含めて電流が流れてい
る場合を“１”で示しているが、第２図中、二段
目に矢印Ｉで示すように、第一相電源電流φ１が
立ち上がると、それは端子Ｐ１から第四の抵抗Ｒ
４を介し、第二ジヨゼフソン接合Js２、第一ジヨ
ゼフソン接合Js１の経路で否定ラツチ回路部１０
中の基本ゲートGjの制御端子tcに流入していく。

この状態以降において、第二相電源電流φ２が
立ち上がる前に、第２図中、矢印で示すよう
に、信号入力端子Tiに信号論理“１”が与えら
れると、当該信号電流isと第一相電源電流φ１と
により、矢印′で示されるように、それまで超
電導状態を保つていた第二ジヨゼフソン接合Js２
が電圧状態に遷移する（図中では、これをOFF
としてある）。

したがつて、このとき以降は、第一相電源電流
φ１も信号電流isも、共に第五の抵抗Ｒ５を介し
てのみ、バイパスされるようになる。

したがつて、矢印で示すように、第二相電源
電流φ２が端子Ｐ２から流入してくると、第二抵
抗Ｒ２を介する分流分φ２２はそれ自体単独では
電圧状態に遷移させることができない臨界電流値
Ios１のジヨゼフソン接合Js１を介して基本ゲー
ト部１０の制御端子tcから該ゲート部内に流入
し、一方で第一抵抗Ｒ１を介するゲート電流φ２
１がゲート端子tgから該ゲート内に流入するた
め、当該基本ゲート部Gjは電圧状態にスイツチ
する。

これにより、ゲート電流φ２１は出力端子To
を介して負荷抵抗RL側に転流し、第２図中の矢
印で示されるように出力電流ioとして出力論理
“１”を表す。

こうした一連の動作は、ラツチ・モードにて規
定され、換言すれば本回路のリセツトは、次の条
件により成される。

まず第二ジヨゼフソン接合js２に関しては、第
２図中に矢印とで示されるように、信号電流
isと第一相電源電流φ１とが共に立ち下がつた時
点で行なわれる。

そして、基本ゲート部Gjに関しては、矢印
で示されるように、第二相電源電流φ２が立ち下
がつた時点で行なわれる。

以上、本回路１１によれば、論理“１”の入力
を論理“１”の出力として肯定的にラツチできる
ことを証明したが、同様に、論理“０”の入力を
論理“０”の出力としてラツチできることにつ
き、以下、説明する。

第一相電源電流φ１が、第２図中にあつて先に
論理“１”の入力に関して述べた部分の右手に矢
印′にて示されているように、再び端子Ｐ１に
与えられた後、第二相電源電流φ２が矢印′に
て示されるように立ち上がる前に、本回路１１の
信号入力端子Tiに論理“０”が与えられた場合、
すなわち、有意の信号電流isが与えられなかつた
場合には、当該第一相電源電流φ１は電圧状態に
遷移することのない第二ジヨゼフソン接合Js２か
ら第一ジヨゼフソン接合Js１を介し、制御端子tc
からあらかじめ基本ゲート部Gj内に流入した状
態となつている。

したがつて、ここに第二相電源電流φ２が印加
されて、その分流分φ２２が加わると、第一ジヨ
ゼフソン接合Js１がこの時点で電圧状態に遷移
し、ために第二相電源電流φ２の残りの分流分φ
２１がゲート端子から基本ゲート部Gj内に流入
しただけでは、このゲートGjは電圧状態に遷移
することができず、したがつて矢印で示される
ように、出力端子Toの論理は“０”を保つ。

本回路１１においては、各電流を示す符号をそ
のまま、それら電流の大きさを表すものとする
と、上記動作から顕かなように、各種の設計条件
を導くことができる。

中でも主なものを拾つてみると、第一ジヨゼフ
ソン接合の臨界電流値Ios１と第二ジヨゼフソン
接合の臨界電流値Ios２、第一相電源電流φ１、
第二相電源電流分流分φ２２、そして入力信号電
流isの関係においては、次式の群が成立するよう
に設計すれば良い。

φ1＜Ios2＜φ1＋is； ∴is＞Ios2−φ1 ……(1) Ios2＜Ios1＜φ1＋φ22 ……(2) したがつて、上記(1)式から分かるように、入力
信号電流isには上限がない。

一方で、第一相電源電流φ１との相剰で第二の
ジヨゼフソン接合Js２を電圧状態に遷移させれば
良いから、第５図に示した従来の否定回路におけ
るように、信号電流のみで直列に介在したジヨゼ
フソン接合Jsを電圧状態に遷移させる場合に比す
と、下限も、より低い値で良いことになる。

これはもちろん、入力信号電流に関して広動作
マージンが確保されていることを意味する。

別の観点から他の設計的に重要な事項を考える
と、第一相電源電流φ１と第二相電源電流φ２と
の位相関係がある。

しかしこれは、既に説明されているように、そ
して第２図中に示されているように、第一相電源
電流φ１の立ち上がり以降に第二相電源電流φ２
が立ち上がるように時間差Δt1があり、第二相電
源電流φ２の当該立ち上がり以降に時間Δt2を置
いて第一相電源電流φ１が立ち下がる関係があれ
ば良く、信号電流isは第一相電源電流φ１の立ち
上がり以降、第二相電源電流φ２の立ち上がり以
前に加えられるようになつていれば良い。

このことはまた、両相電流φ１，φ２が共に立
ち上がつている時間があることを意味するが、既
述のように、第二相電源電流φ２に関しては、そ
の立ち上がりのみが有意であるので、第５図示の
公知の否定ラツチ回路１０と同様、“レーシング”
等の暴走事故は発生しない。

第３図に示されるジヨゼフソン肯定ラツチ回路
１２は、入力段に電流増幅機能を有するバツフア
部１３を追加して本発明実施例の一つでる。

当該バツフア部１３を除く回路構成部分は、実
質的に第１図に示されている基本的な実施例にお
けると同様ないし同一で良いので、それらの各構
成子には同一の符号を付すと共に、中には適宜、
説明を省略するものもある。

バツフア部１３を追加した関係上、この第３図
示の回路１２の信号入力端子は、実質的にバツフ
ア部１３の入力端子Ti′に移行しているが、肯定
ラツチ機能に関しては、要旨構成で言う第四と第
五の抵抗Ｒ４，Ｒ５の接続節点が第１図示回路に
おける信号入力端子Tiと同じものとして観念で
きる。

同様の理由で、バツフア部１３への入力信号電
流is′を、増幅前の電流と考えることにより、肯
定ラツチ機能に関する入力電流は、端子Tiへの
入力電流isと観念することができ、換言すれば、
バツフア部１３の出力電流が第１図における信号
電流isに相当する。

バツフア部１３自体は、既に公知の電流注入型
ジヨゼフソン・スイツチング・ゲートと全く同様
の構成であつて良い。

すなわち、第一相電源電流φ１の一部を抵抗Ｒ
６を介するゲート電流igとしてバツフア・ゲート
部Gbに供給するようにし、信号電流is′の入力に
より、当該三端子型基本ゲート部Gbが電圧状態
に遷移するようになつていれば良い。

抵抗Ｒ７は、これも周知のように、基本ゲート
部Gbが電圧状態に遷移したとき以降、入力電流
is′をバイパスして入出力分離を図るためのもの
である。

また、基本ゲート部Gbが電圧状態に遷移した
時の出力電流は、本回路において負荷抵抗RL２
を介して第四、第五の抵抗Ｒ４，Ｒ５の接続節点
Tiに与えられる増幅された信号電流isとなる。

そのため、この第３図示の回路の動作も、基本
的には第１図の回路におけると変わりない。

簡単に説明すると、第一相電源電流φ１が与え
られている条件下で、論理“１”を表す信号電流
is′が端子Ti′に印加されると、バツフア部１３の
基本ゲート部Gbが電圧状態に遷移し、その負荷
抵抗RL２にアナログ電流レベル的に増幅された
論理“１”の信号電流isが現れる。

そのため、第四抵抗Ｒ４を介する第一相電源電
流分と相まつて第二ジヨゼフソン接合Js２を電圧
状態に遷移させ、したがつてその後に第二相電源
電流φ２が与えられると、否定ラツチ回路部１０
が電圧状態に遷移して、出力端子Toに論理“１”
を表す出力電流ioが現れる。

これに対し、信号論理“０”が与えられるとき
には、バツフア部１３は電圧状態に遷移すること
がないから、第一相電源電流の第四抵抗Ｒ４を介
する分流分が否定ラツチ回路部１０の基本ゲート
部Gjにあらかじめ与えられ、したがつてその後
に第二相電源電流φ２が与えられると、第一ジヨ
ゼフソン接合Js１が電圧状態に遷移することによ
り、当該基本ゲート部Gjは零電圧状態を維持し、
出力論理も出力電流ioが流れないことによつて表
される論理“０”となる。

このように、こと肯定ラツチ機能に関しては、
この第３図示の回路系も、第１図示の場合と同じ
である。

しかしまた一方で、実際的なジヨゼフソン集積
回路を考える場合には、入力側にバツフア機能が
あり、しかもそれが電流増幅機能を持つているこ
とは極めて望ましい。そうした意味からは、この
第３図に示される回路構成は、将来的に見て、よ
り実践的な回路構成を教えるものである。

さらに、ジヨゼフソン論理回路が一般にデユア
ル・レイル方式を採用していくことが予想される
現在では、当該論理回路の入力に与える相補的な
論理信号対を発生する回路を組む場合に、本発明
の肯定ラツチ回路、特に第３図に示されるような
回路は、極めて実際的、合理的な結果を生むと思
われる。なお、デユアル・レイル方式とは、周知
のように、論理信号ａがある場合、これを論理回
路に入力されるについては、その相補信号を作
つて、これも同時、平行的に論理回路に入力させ
る方式を言う。

例えば、第３図に示されると殆ど同じ回路を二
組用意し、第４図に示されるように集積回路基板
上に並設的に形成した場合を想定する。

ただし、第３図の場合と異なるのは、第二ジヨ
ゼフソン接合Js２に関し、下側に示される回路系
ではこれを選択的に短絡するジヤンパ線部分JP
がそのままに形成されているのに対し、第３図示
のバツフア付肯定ラツチ回路１２を構成する上側
の回路系において、製作の途中までは同様なジヤ
ンパ線JPが形成されていたにしても、最終段階
までの間のパターニング処理によるか、あるいは
この部分のみの選択的な重ねマスク処理により、
向かい合つた矢印の間の空間JCで示すように、
当該ジヤンパ線JPで切断されていること、そし
て逆に、下側の回路系では、同様に向かい合つた
矢印の間の空間JCで示されるように、第四、第
五の抵抗Ｒ４，Ｒ５実質的に回路から切り離され
ていること、の二点である。

したがつて、上側の回路系は、第３図に示され
る回路と何等、変わることはなく、したがつて二
相電源φ１，φ２による駆動に基づいて既述した
動作に従い、入力端子Ti′に印加された信号論理
ａを肯定ラツチして出力端子Toに当該論理ａを
出力する。

しかし、下側の回路系は、第二ジヨゼフソン接
合Js２が短絡され、第四、第五の抵抗Ｒ４，Ｒ５
が無能化されたことにより、それはバツフア付の
否定ラツチ回路１４に変えられたことになり、出
力端子Toには否定論理のラツチ結果が得られ
る。

すなわち、第一相電源電流φ１の印加により、
バツフア部１３により増幅された信号論理ａは、
下側の回路系にあつては既に第５図に関して説明
した否定ラツチ回路の信号入力端子Tsに相当す
る節点Ｐ３に直接に与えられてしまうため、第二
相電源電流φ２が同じく第５図に関して説明した
ときのタイミング電流と同様の働きとなつて、結
果、出力端子Toに否定論理を出力するのであ
る。

そのため、上側回路系の出力端子Toからと下
側回路系の出力端子Toからとは、入力変化ａの
相補対ａ、より成るデユアル・レイル信号を採
り出すことができるのである。

こうした関係は、第５図と第１図の関係でも満
たし得、その場合にも殆ど肯定側と否定側とで同
様のパターニングとすることができる。

このようなパターン構成とすると特に便利なの
は、ジヤンパ線JPを切断したり、ないしは所定
の空間JCを形成するためのパターン・マスクの
みを別途に用意して置けば、これを交換するだけ
で上側の回路系の方を否定ラツチ回路に、下側の
回路系を肯定ラツチ回路に変えるとか、双方共に
本発明による肯定ラツチ回路にして、一入力に関
する並列出力数（いわゆるフアン・アウト）を実
効的に増す等の処理が、マスク・パターンの大掛
かりな変更なくして簡単できることである。

なお、第４図示の場合においても、前段のバツ
フア部１３は上下回路に共通することもできる。

＜発明の効果＞ 本発明によれば、ジヨゼフソン・コンピユータ
実現のために将来的に必要とされる重要な回路要
素の一つであるジヨゼフソン肯定ラツチ回路を、
電流注入管理に従う構成によつて提供することが
できる。

そのため、本質的に高速動作、広動作マージン
が得られ、また占有面積も小さなものとすること
ができ、高密度集積化に打つて付けとなる外、回
路構成も簡単で、動作信頼性も高い。

そして、将来、最も普通の電源形式となること
が予想される多相脈流電源形式に対しても、矛盾
なく合理的に対応することができる。

【図面の簡単な説明】

第１図は本発明によるジヨゼフソン肯定ラツチ
回路の基本的実施例の概略構成図、第２図は第１
図示回路の要部動作波形の説明図、第３図は本発
明の第二実施例としてのバツフア付肯定ラツチ回
路の概略構成図、第４図は本発明のさらに実際的
な実施例として否定ラツチ回路と組合せた場合の
概略構成図、第５図は従来から構成されていた電
流注入型ジヨゼフソン否定ラツチ回路の概略構成
図、である。 図中、１０は電流注入型ジヨゼフソン否定ラツ
チ回路または本発明で用いる否定ラツチ回路部、
１１は全体としての電流注入型ジヨゼフソン肯定
ラツチ回路、１２はバツフア付ジヨゼフソン肯定
ラツチ回路、１３はバツフア部、Gjは電流注入
型ジヨゼフソン・スイツチング・ゲートによる基
本ゲート、Js１，Js２はジヨゼフソン接合、Ｐ１
は第一相電源端子、Ｐ２は第二相電源端子、Ti
は信号入力端子、Yoは出力端子、である。

Claims (1)

1. 【特許請求の範囲】 １ 信号入力端子、出力端子、第一相電源端子、
   第二相電源端子を有し、電流注入原理により動作
   するジヨゼフソン肯定ラツチ回路であつて； ゲート端子、制御端子、共通端子の三端子を有
   し、電流注入原理により動作するジヨゼフソン基
   本ゲート部と、上記第二相電源端子と上記基本ゲ
   ート部のゲート端子との間に挿入された第一の抵
   抗と、上記第二相電源端子と基準電位面との間に
   挿入された第二、第三の直列抵抗と、該第二、第
   三の直列抵抗の接続節点と上記基本ゲート部の上
   記制御端子との間に挿入された第一のジヨゼフソ
   ン接合と、から成るジヨゼフソン否定ラツチ回路
   部と； 上記否定ラツチ回路部の上記第二、第三の直列
   抵抗の接続節点と上記信号入力端子との間に挿入
   された第二のジヨゼフソン接合と； 上記信号入力端子と上記第一相電源端子との間
   に挿入された第四の抵抗と； 上記信号入力端子と上記基準電位面との間に接
   続された第五の抵抗と； を有して成ることを特徴とするジヨゼフソン肯定
   ラツチ回路。