JPH0136199B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、ジヨセフソン効果素子乃至四接合閉
ループ型ジヨセフソンゲートを用いた、肯定ラツ
チ回路に関する。

ジヨセフソン論理回路は、通常ラツチモードで
動作させるため、論理演算を一回行う毎に各ジヨ
セフソン接合を零電圧状態にリセツトしなければ
ならない。このような特性から、一般には交流電
源方式が用いられ、電源の極性が変化する間の時
間は直流駆動ラツチ（DCラツチ）にデータを保
持する方式がとられている。しかしながら、この
方式では、DCラツチ回路を用いるために、論理
回路が電流注入型であると、これ等両回路を直結
できない欠点がある。このような欠点を克服する
ために、電流注入型論理ゲートに適した回路駆動
方式として多相脈流電源方式が提案されている。

この多相脈流電源方式を、最も簡単な二相電源
の場合に就き、演算系をループ表現した第１図に
即して説明すると、先ず、第一相φ₀の電源電流
乃至クロツク電流I₀で駆動されるマスタラツチn₀
と第一組み合せ論理演算回路f₀を設け、これに加
えて、上記第一相電流とは位相の異なる第二相
φ₁の電源電流乃至クロツク電流I₁で駆動されるス
レイヴラツチn₁及び第二組み合せ論理演算回路f₁
を設ける。そして、各ラツチ回路n₀，n₁には、対
応する電源I₀，I₁が立ち上がつた時点で前段の組
み合せ論理演算回路f₁，f₀の演算結果をラツチす
る機能を持たせる。このようにすると、回路f₀，
f₁が電流注入型であつても所要機能が満足される
ようになる。

このような原理を思うと、多相脈流電源方式に
は、入力信号情報を肯定的にラツチする回路が必
要であり、逆に言えば、満足な機能を営む肯定ラ
ツチ回路が提供できれば、原理的に優れている面
を持つ多相脈流電源方式の実現が図れると言え
る。

本発明は、殊にこの点に鑑てなされたもので、
上述した多相脈流電源方式に必要で、かつ最適な
肯定ラツチ回路の提供をその動機としたものであ
る。が、本発明は、後述する所からも顕らかなよ
うに、直接の目的は、入力信号情報を肯定的にラ
ツチする、構成至便で信頼性の高い肯定ラツチ回
路の提供にあり、その用途は従つて上述の多相脈
流電源方式に限られるものではなく、アナログ−
デジタル（Ａ／Ｄ）コンバータ等々、他の機能回
路への応用も自由に許し得るものである。

以下、第２図以降に即し、本発明の実施例に就
き説明する。

第２図は、本発明の基本的な第一実施例として
の肯定ラツチ回路１を示しているが、本回路１で
は、同一のもので良い電流注入型閉ルーブジヨセ
フソンスイツチングゲート２を二つ用いている。

第一ゲート部G₁、第二ゲート部G₂に各用いら
れるこのジヨセフソンスイツチングゲート２，２
は、それ自体は公知、既存のもので、四接合閉ル
ープ型（略して4JL）ゲートとも呼ばれるもので
ある。

即ち、この4JLゲート２の基本構成は、本発明
者の手になる特開昭56−32830号にて開示されて
いる外、入出力分離の信頼度を高めるべく入力抵
抗を付した改良を施してその後出願され、まもな
く公開される筈の特願昭55−175113号等も含み、
その他雑誌、学会発表等を介して公知とされると
共に注目されている。その結果、4JLゲートとい
う名称に就いても現今ではそのように言えば当業
者にはその構成、動作が直ぐ様想起され、言わば
新たな学術用語に準ずる取扱いを受けている。

従つて、本書でも、4JLゲートという表現を用
いるものとする。担し、“４”という数は、基本
動作に係るジヨセフソン接合素子の数であつて、
個々のゲートでは実際の数は異なることもあり得
る。

本ラツチ回路１の動作説明には、各ゲートG₁，
G₂乃至4JLゲート２自体の動作説明も必要となる
ので、ここで先づ、4JLゲート自体に就き第３図
に即し述べておく。

トンネル障壁層を一対の上下超伝導体で挟んで
成るジヨセフソン接合素子を四つ用いて閉ループ
３を構成し、この閉ループ３に一対の回路電流線
路４，５を接続する。一般に、この一対の電流線
路の中、ホツト側に接続される線路４の閉ループ
３との接続点P_Gをゲート端子P_G、アース側に落
とされる線路５の接続点P_Eをアース側端子P_Eと
呼ぶ、そして、この両端子P_G，P_Eを界にして、
閉ループ３の右技回路３Ｒと左技回路３Ｌとに各
含まれるジヨセフソン接合素子の個数が二つづつ
となるように当該端子P_G，P_Eの位置を選ぶ。

一方の技回路乃至ブランチ、図示の場合は左ブ
ランチ3L中の一対のジヨセフソン接合素子J₁，J₂
の間には、一般に制御端子と呼ぶ入力端子P_Cを
設け、これに注入入力電流I_Cを加える。一般に、
閉ループ３への回路電流Igはゲート電流、入力端
子P_Cへの注入電流は制御電流と呼ばれ、当該入
力端子は制御端子とも呼ばれる。

昨今では、この原理構成に加え、制御端子とア
ース間乃至アース側端子との間に入出力分離を確
実化する入力抵抗R_Sを付している。

既述した既出願の特許願では直接には触れてい
ないが、その後の特許出願を始め、学会発表、刊
行物開示等で既に公知としているように、各ジヨ
セフソン接合素子Ｊ（サフイツクス省略は全素子
を代表する）の臨界電流I₀に就いて言うと、左ブ
ランチ３Ｌに属する素子J₁，J₂同志及び右ブラン
チ３Ｒに属する素子J₃，J₄同志は同じ臨界電流値
を採るが、両ブランチを互いに比較した場合は、
制御端子P_Cのない方のブランチ中の各素子、こ
の場合、素子J₃，J₄の臨界電流値の方が、他方の
ブランチ中の素子、この場合左ブランチ中の素子
J₁，J₂のそれより大きく望ましくは２乃至３倍程
度とされる。素子J₁の臨界電流値をI₀₁というよ
うに表すと、上記は次の式のようになる。

ｎ・I₀₁＝ｎ・I₀₂＝I₀₃＝I₀₄(=n・I₀) …(1) ｎ＝実数（望ましくは２〜３） これは、後述の動作に当たつて、電流ゲインＡ
＝Ig₀／I_Cを稼ぐと共に、注入電流Ig，I_Cの注入シ
ーケンスの相違により所要の閾値カーブを確実に
得るためである。

一般に、こうした基本ゲート２の動作は、閉ル
ープ３にゲート電流Igを流しておいてから、制御
電流I_Cを加えるか否かというシーケンスでその動
作が説明されることが多い。

このシーケンスに沿つた場合、Ig−I_C座標にお
けるゲート２の閾値カーブＦは第4A図示のよう
になる。カーブＦと各座標軸で囲まれた斜線部分
は、ゲート２としての零電圧状態領域、カーブＦ
より上の部分は電圧状態乃至抵抗状態領域であ
る。

ゲート電流Igとして、このゲートとしての臨界
電流値I_Gを超えない例えばＡ点の電流値の電流を
矢印fgで示すように閉ループ３に与えるものとす
ると、この時点では、ゲート電流Igは左右ブラン
チ３Ｌ，３Ｒを両ブランチ間の素子臨界電流差乃
至インダクダンス差に応じて分流的に流れ、共通
アース側端子P_Eから流出していき、臨界電流値
の小さな左ブランチ中の両素子J₁，J₂も零電圧状
態にある。

ここで、ゲート電流Igとの一致でカーブＦを越
える大きさ（Ｂ点）の制御電流I_Cを流すと、点Ａ
は横方向の矢印f_Tで示すように閾値カーブＦを点
Ｃで横方向に横切り、点Ｐに遷移し、ゲート２は
電圧状態、即ち両端子P_E，P_G間に有意の抵抗値
が形成される状態となる。

これは次のように説明できる。点Ｂで示す値の
制御電流I_Cが制御端子P_Cに入力すると、この電流
I_Cは、左回りで素子J₂を介してアース側端子P_Eに
向うと経路と、右回りで素子J₁，J₃，J₄を介して
当該端子P_Eに向かう経路の双方に分流されよう
とするが、既にゲート電流Igが加えられているた
め、同じ左ブランチにあつて同じ臨界電流値で
も、素子J₁に関しては両電流I_C，Igの分流分は逆
方向となり、一方、素子J₂に関しては同方向とな
るため、同方向となつた素子J₂のみを両電流分流
分の重畳により電圧状態に遷移させることができ
る。

このようにして、左ブランチ中の素子J₂を開く
ことができれば、ゲート電流Igは専ら右ブランチ
３Ｒ中を流れるようになり、制御電流もこの時点
では抵抗分R_Sよりも低いインピーダンス経路で
ある素子J₁を介して素子J₃，J₄、端子P_Eへの経路
を流れるようになる。

そのため、今度は、ゲート電流Igと制御電流I_C
の大部分との重畳効果で素子J₃，J₄が電圧状態に
スイツチする。この時点では、制御電流I_Cは入力
抵抗R_Sを流れる分流分と、未だに零電圧状態に
ある最後に残つた素子J₁を介してゲートに並列に
抱かされた負荷抵抗R_Lへ流れる分流分とに分け
て考えることができ、ゲート電流Igについても両
抵抗R_S，R_Lへの分流分の和と考えることができ
るが、既に公知としているように、両抵抗R_S，
R_Lを適当な値に定めると、素子J₁に関しての互
いに逆方向の両電流分流分において、ゲート電流
分流分が支配的になり、この素子J₁を介して抵抗
R_Sに流れる当該ゲート電流分流分にてこの素子J₁
を電圧状態へスイツチさせることができる。因み
に簡単は計算から、この条件は次式で示される。

Ig・R_L／R_S＋R_L−I_C・R_S／R_S＋R_L ≧I₀₁（＝I₀） …(2) 素子J₁がかくしてスイツチすると、入力電流と
しての制御電流I_Cは専ら入力抵抗R_Sのみを流れ、
一方、ゲート電流Igは出力電流Ig₀として殆ど総
て負荷抵抗R_Lへ流れる。従つて、入出力分離が
確保できると共に、出力電流レベルの安定化を図
れるのである。但し、原理的に入力抵抗R_Sがな
くとも、スイツチング動作は確保できる。

また、既述のように、ジヨセフソン接合素子の
臨界電流値が左右ブランチで異なつていて、この
場合、右ブランチに属するものの方が大きくなつ
ていると、第４Ａ図でI_C，Ig軸を同じスケールと
すると、閾値カーブＦの動作に用いる部分の傾き
は45゜より大きくなり、即ち、ゲインが採れるよ
うになるのである（Ａ＝Ig₀／I_C＞１）。

尚、第４Ａ図中で、ゲート電流Igが比較的小さ
な場合、各種パラメータから求まるＤ点を界にし
て、閾値カーブＦはその傾斜が寝てくるが、この
領域はゲインを採るための動作には用いない。い
づれにしろ、上述のように、ゲート電流I_Gを加え
てから制御電流I_Cを加えるというシーケンスで
は、スイツチング動作に係る閾値カーブ部分は連
続的な右下がりの部分である。

これに対して、制御電流I_Cを印加してから、ゲ
ート電流Igを印加するというシーケンスでは、そ
の閾値カーブＦは第４Ｂ図示のように二つの特徴
的な曲線部分F₁，F₂から成るものとなる。

先づ制御電流I_Cを徐々に大きくしていくと、そ
れに応じて、その次に加えるゲート電流I_Gの大き
さは、より小さな値でもゲートを電圧状態に遷移
させ得る右下がりの直線下降領域F₁が表れ、こ
の部分でのメカニズムは第４Ａ図示に即しての説
明を援用できる。

而して、制御電流I_Cの値が点D′を越えると、ゲ
ート電流はかなり大きな値I_G′でないとゲートを
スイツチングさせることのできない閾値カーブ部
分F₂が生じ、一般に“不感帯”と呼ばれる領域a₂
が形成される。これは次のように説明できる。

ゲート電流I_Gのない状態で、ベクトル的に零を
始点とする矢印f_Cにて示す方向に、制御電流I_Cを
増していくと、或る点（この点が各種パラメータ
による点D′となるが）を越えると、臨界電流値
の小さな左ブランチ中の両素子J₂，J₁にあつて、
素子J₂のみでなく、素子J₁もこの制御電流の右回
り分流分でスイツチする状態が起きる。

すると、制御電流I_Cは専ら入力抵抗R_Sを流れ、
ゲートに流入することがなくなり、結局、回路電
流線路４，５間に、単に臨界電流の大きな二つの
直列スイチング素子J₃，J₄が介在する構成にな
る。即ち、既にこの時点で入出力乃至制御、ゲー
ト電流系は独立な系となる。

そのため、その後、残つて右ブランチ中の両素
子J₃，J₄をスイツチさせるためには、専らゲート
電流I_Gの大きさのみによらねばならず、制御電流
との干渉乃至重畳がないために、その値は第４Ａ
図示のシーケンスの場合より大きなものとなる。

逆に言えば、制御電流I_Cを点D′を越える矢印f_C
で示すように点B′の値にまで大きくしておけば、
その後、ゲート電流I_Gが第４Ａ図示の点Ａと同じ
値にまで矢印f_Vで示すように印加されても、この
矢印f_Vは不感帯内において点P′に至るだけであつ
て、閾値カーブＦをいずれの部分F₁，F₂におい
ても横切ることがないため、ゲート２の電圧状態
に遷移することがないのである。

従つて、第４Ａ図，Ｂ図を同一スケールとし、
点Ａ，A′、点Ｂ，B′を同じ値とすると、点Ｐ，
P′も位置的には同じであるが、ゲート電流fgのバ
イアスの下に制御電流f_Tが加わるとゲート２は電
圧状態に遷移し、制御電流f_Cのバイアスの下にゲ
ート電流f_Vが加わると零電圧状態が保たれるとい
うシーケンス依存性のスイツチング動作が得られ
る。

もつとも、シーケンス依存性の両閾値カーブを
利用する他の回路用途でも、第４Ａ図中の動作に
係るカーブ部分は第４Ｂ図中の部分F₁で代用で
き、点C′を右方向に横切る動作として説明できる
ので、一般にはこうした動作は第４Ｂ図示の曲線
だけで説明されることが多い。

尚、第４Ｂ図示のカーブ部分F₂を得るために
は、右ブランチ中の素子J₃，J₄の臨界電流値が例
えいくらかでも、即ちゲインを考えなくとも、左
ブランチ中の素子J₁，J₂のそれより大きいことは
必要である。同じであると制御電流I_Cの右回り分
流分による素子J₁のスイツチングと共に右ブラン
チ中の両素子J₃，J₄も共に電圧状態に遷移してし
まうことがあるからである。然し、一般には、既
述のように、ゲインを考えて素子J₁，J₂の臨界電
流I₀₁，I₀₂に対し、既述の(1)式でｎ＝２〜３とし
て素子J₃，J₄のそれI₀₃，I₀₄を選んであるため、
問題視はされない。

以上、基本的な4JLゲート２に就き説明した所
で、第２図示の本実施例回路１の説明に戻ると、
第一ゲート部G₁として用いた4JLゲート２１のゲ
ート端子P_G1は、負荷抵抗R_L1を介して次段のラツ
チング用第二ゲート部G₂の4JLゲート２２の入力
端子P_C2に接続している。尚、各符号で最下位の
桁の数字又はサフイツクス１，２は夫々第一、第
二ゲートG₁，G₂のいずれに属するかを示す。従
つて、例えば、Ig₀₁としたなら、これは第３図示
基本ゲート２の出力電流Ig₀に相当する第一ゲー
ト部G₁の出力電流を意味する。

第一ゲート部G₁の4JLゲート２１の制御端子
P_C1は、本ラツチ回路１のタイミング入力端子Ｔ、
ゲート端子P_G1は、同じく本ラツチ回路１の信号
入力端子Ｓとして用いられる。

一方、第二ゲート部G₂の4JLゲート２２にあつ
ては、出力負荷抵抗R_L2は本ラツチ回路の出力信
号電流を得る抵抗としてそのまま働き、ゲート端
子P_G2は本ラツチ回路の電源入力端子Ｅとして用
いられる。

以下、第５図示のタイミングチヤートも参照し
て本ラツチ回路の動作に就き説明する。

本回路１の電源入力端子Ｅには、周期的に電源
電流I_Eが与えられるものとし、この電源電流I_Eが
与えられている時に、信号入力端子Ｓに論理
“１”として有意の信号電流I_Sが与えられたもの
とする。

第４Ａ，４Ｂ図示の閾値カーブが両ゲート２
１，２２のそれであるとし、信号電流I_S及び電源
電流I_Eの値はＡ＝A′、後述するタイミング電流I_T
の値はＢ＝B′であるとすると、信号電流I_Sは第一
ゲート２１（G₁）のゲート電流Ig₁であり、電源
電流I_Sは第二ゲート２２（G₂）のゲート電流Ig₂
であるから、制御電流の加わつていないこの状態
では両ゲート共、第４Ａ図示の閾値カーブに従う
状態にあり、矢印fgで示すように零電圧状態にあ
つてＡ点にバイアスされていることになる。

ここで、第５図中の時刻ｔ＝１で示すように、
タイミング電流I_Tが端子Ｔに加えらると、この電
流は第一ゲートの制御電流I_C1であつて、その大
きさが既述のように第４Ａ図中のＢ点の値である
ので、当該閾値カーブ中の矢印f_Tで示すように、
閾値カーブＦをＣ点で横切つてＰ点に達し、この
ゲート２１は電圧状態に遷移する。

この第一ゲート２１が電圧状態に遷移すると、
既述のメカニズムにより、タイミング電流I_Tは専
ら第一ゲート入力抵抗R_S1を流れるようになり、
信号電流I_Sは第一ゲート２１の出力電流Ig₀₁とし
て専ら出力抵抗R_L1側へ流れるようになる。

この出力電流Ig₀₁は、今度は第二ゲート２２の
制御入力電流I_C2として当該第二ゲート２２に流
入する。ここで、第４各図中のＡ点とＢ点とを簡
単のため同じ値とするように選ぶと、この第二ゲ
ート２２に関しても第一ゲート２１と同じメカニ
ズムによるスイツチングが起きる。

即ち、予じめゲート電流Ig₂として値Ａの電源
電流I_Eが与えられてている所へ制御電流I_C2として
値Ｂ（＝Ａ）の前段からの出力電流Ig₀₁が加えら
れるため、ゲート電流が加わつてから制御電流が
加わるという第４Ａ図中の矢印fg，f_Tのシーケン
スにより、当該ゲート２２の電圧状態へのスイツ
チングが起きるのである。

これにより、電源電流I_Eは第二ゲート出力電流
Ig₀₂として、そして結局は本ラツチ回路１の出力
電流I_0Utとして負荷抵坑R_L2に流れ、以後、論理
“１”としての信号電流I_Sが立ち下がつて“０”
となつても、第一ゲート２１は零電圧状態に戻つ
て待期するが第二ゲート２２は電圧状態を保ち、
論理“１”としての出力電流I_0Utを外部へ流し続
ける。結局、信号論理“１”の肯定ラツチが行わ
れていることになる。

尚、先に信号電流値を、第一ゲート２１へのゲ
ート電流Ig₁として見た場合の大きさＡと、第一
ゲート２１がスイツチングして第二ゲート２２へ
制御電流I_C2として送られる時の値Ｂとを同じと
したが、第二ゲートをスイツチングでき、また後
述の第４Ｂ図に即した動作を保障できる範囲内、
例えば第４Ａ図中で点Ｄと第４Ｂ図中で点I_G′と
の間の範囲内であれば値Ｂは値Ａと必ずしも等し
くなくても良い。只、図面の簡単化のため、以下
でもＡ＝Ｂとしておく。

次に、タイミング電流I_Tが端子Ｔに与えられた
時に、信号入力Ｓが論理“０”、即ち信号電流I_S
が流れていない場合に就き説明する。これは第５
図中の時刻ｔ＝２で示す状態に相当する。

この場合は、第一ゲート２１に関して、既述の
第二シーケンスによる動作、即ち、先づ制御電流
I_T＝I_C1が加えられてから将来、信号電流としての
ゲート電流が加わるかもしれない状態となるの
で、閾値カーブＦは第４Ｂ図に示すものとなる。

タイミング電流I_Tが端子Ｔを介して第一ゲート
２１の制御端子P_C1に流入すると、当該ゲート２
１は第４Ｂ図中で矢印f_Cで示すように点B′にバイ
アスされた状態となる。

この時、信号電流I_Sが零であれば、当然ゲート
２１は零電圧状態に留まり、従つて第４Ａ図の閾
値カーブＦに従う第二ゲート２２にも何の影響も
現れず、電源電流I_EのみによるＡ点バイアス状態
に留まるので、出力は論理“０”である。

ラツチ回路である以上、ラツチ動作の信号判別
基準点をタイミング電流I_Tの立ち上がり時点とい
うように定めた場合、当該時点以降、電源電流I_E
の続く限り、信号状態の如何によつて出力が変化
したのでは用をなさない。

タイミング信号入力中の入力論理“１”→
“０”の変化に就いてては、論理“１”のラツチ
ングが保障されることは既述したが、論理“０”
→“１”の変化に対しても、本ラツチ回路１は勿
論、論理“０”のラツチングを保障するように組
まれている。

上述のように、第５図中の時刻ｔ＝２において
信号論理“０”のラツチングが行なわれた後に、
信号論理が時刻ｔ＝３で示すように“１”になつ
たものとしよう。

これは、タイミング電流I_Tが第一ゲート２１に
予じめ加えられている時にゲート電流Ig₁として
の信号電流I_Sが加わるシーケンスとなるから、そ
の閾値カーブＦは既述のように第４Ｂ図示に従う
ものとなる。ということは、予じめ、矢印f_Cで示
されるように、点B′にバイアスされている状態
から矢印f_Vに沿つて点P′にまで遷移する過程とな
り、これは“不感帯”a₂内での変化にしか過ぎな
い。

そのため、第一ゲート２１は依然として零電圧
状態に留まることになり、信号電流I_Sは第一ゲー
ト右ブランチ３Ｒを介してアース流出するので、
第二ゲート２２には何等の影響も生じないことに
なる。結局、第５図中、時刻ｔ＝４〜５間の時間
区間T₁に示すように、一フレーム中に信号論理
が“０”を保ち続けた場合と同様の出力結果とな
る。

このように、本ラツチ回路は、タイミング信号
の立ち上がりで入力信号情報を肯定的にラツチで
きるものとなる。

次に、実際的な観点から、電流に関する動作余
裕ということを考えると、第４Ｂ図中で不感帯a₂
を形成する閾値カーブF₂部分の臨界電流値I_G′は
第一領域部分a₁を形成カーブ部分F₂における最大
臨界電流値I_Gに近い方が、即ち大きい方が良い。

これを構成的に満たそうとすると、第６図示の
回路構成を考えることができる。

第２図示の第一実施例と異なつている所は、第
一ゲート部G₁の4JLゲート２１の制御端子P_C1へ
のタイミング信号電流線路中に、ゲート電流が零
の状態で、このゲートの閉ループ３の左ブランチ
３Ｌ中の素子J₂₁のみでなくJ₁₁も電圧状態となる
制御電流値（この値をI_C0とする）よりも小さな
臨界電流I_0iの入力ジヨセフソン接合素子Jiが直列
に介在し、入力抵抗R_S1はこの素子Jiの外部側端
とアース間に挿入されている点であつて、他の構
成（物的構成、線路接続構成を含む）は第一実施
例と同様で良い。従つて、第６図中、第一実施例
のそれに対応する構成子には同一符号を付し、説
明を省略するものもある。

このように、タイミング電流線路中に、相対的
に低い臨界電流値Ii＜I_C0のジヨセフソン接合素子
Jiを挿入すると、殊に、4JLゲート２１に制御電
流I_C1としてのタイミング電流I_Tが加わつてからゲ
ート電流Ig₁としての信号電流I_Sが加わるシーケ
ンス、即ち第４Ｂ図示の閾値カーブＦのように部
分F₁，F₂が現れる第５図中の時刻ｔ＝２、ｔ＝
３における関係にあつては、或る程度以上の、例
えば値B′のタイミング電流に至る立ち上がり過
度状態において、先づこの入力ジヨセフソン接合
素子Jiがスイツチしてしまう。

従つて、以後、タイミング電流I_Tは、殆ど総て
入力抵抗R_S1を流れるようになり、4JLゲート２
１に流入することはない。

従つて、この状態が具現すると、ゲート２１の
四つの接合J₁₁，J₂₁，J₃₁，J₄₁は総てゲート電流
Ig₁としての信号電流I_Sによつてのみスイツチさ
れる可能性しか残らないため、先の実施例のよう
に、右ブランチ３Ｒ中の二つの素子J₃₁，J₄₁のみ
をスイツチさせるよりは大きな電流値でなければ
ゲート２１を電圧状態を遷移させることはできな
いものとなる。

これを閾値カーブの変化で示せば、結局、第
4B図中の部分F₂が仮想線の閾値カーブF₂′のよう
にIg軸方向上方に移行するものとなり、不感帯領
域a₂のゲート電流領域が拡大するため、動作余裕
度が増すのである。

第６図示の本回路１も、その他のラツチング基
本動作に就いては第１実施例と全く同様であるの
で、再衍は控える。

以上のように、本発明によれば、入力信号をタ
イミング信号の立上りの瞬間で読み出し、その後
の入力信号の変化に影響を受けることなく読み出
した信号を保持し、出力するジヨセフソン肯定ラ
ツチ回路として、確実で信頼性ある動作を確保し
ながらも構成至便なラツチ回路が提供でき、殊に
多相脈流電源方式を採るコンピユータ回路系の重
要な構成子として採用し得るため、ジヨセフソン
コンピユータの実現にも大きく寄与し得るもので
ある。

【図面の簡単な説明】

第１図は本発明肯定ラツチ回路の使用分野の一
例の説明図、第２図は本発明の基本的実施例の概
略構成図、第３図は本発明に用いる既存の4JLゲ
ートの基本的な構成図、第４図は4JLゲートの閾
値特性曲線図、第５図は第一実施例の動作を説明
するタイムチヤート的な説明図、第６図は第二の
実施例の概略構成図、である。図中、１は全体と
しての肯定ラツチ回路、２，２１，２２は4JLゲ
ート、３は閉ループ、Ｓは信号入力端子、Ｔはタ
イミング入力端子、Ｅは電源入力端子、R_L2は出
力負荷抵抗、である。

Claims (1)

【特許請求の範囲】
1. １ ジヨセフソン接合素子を含み、ゲート端子、
   アース端子、制御端子の三端子を有する電流注入
   型閉ループジヨセフソンスイツチングゲートを二
   つ用いて第一、第二ゲートとなし、第一ゲートの
   上記制御端子をタイミング入力端子、上記ゲート
   端子を信号入力端子とすると共に、該第一ゲート
   のゲート端子を上記第二ゲートの制御端子に接続
   する一方で、該第二ゲートのゲート端子を電源入
   力端子とし、該第二ゲートのゲート端子とアース
   側端子間に介在する負荷抵抗に出力電流を選択的
   に採りだすことを特徴とするジヨセフソン肯定ラ
   ツチ回路。