JPH0334712A - 遮閉されたトランジスタ装置 - Google Patents
遮閉されたトランジスタ装置Info
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- JPH0334712A JPH0334712A JP2161136A JP16113690A JPH0334712A JP H0334712 A JPH0334712 A JP H0334712A JP 2161136 A JP2161136 A JP 2161136A JP 16113690 A JP16113690 A JP 16113690A JP H0334712 A JPH0334712 A JP H0334712A
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- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
この発明は、トランジスタ化された回路に関するもので
あり、より特定的には、通常トランジスタそれ自体は５
ないし６ボルト以上では動作しないところを、１２ボル
ト範囲で作動し得るトランジスタ化された回路に関する
ものである。
あり、より特定的には、通常トランジスタそれ自体は５
ないし６ボルト以上では動作しないところを、１２ボル
ト範囲で作動し得るトランジスタ化された回路に関する
ものである。
発明の背景
ＣＭＯ３技術を利用する従来の演算増幅器回路の設計に
おいては、より高い動作電圧が望ましいことは知られて
いる。より高い動作電圧は装置のサイズあたりの低い出
力インピーダンス、より大きい動作範囲および早いクリ
ッピングの回避を与える。
おいては、より高い動作電圧が望ましいことは知られて
いる。より高い動作電圧は装置のサイズあたりの低い出
力インピーダンス、より大きい動作範囲および早いクリ
ッピングの回避を与える。
フィールド寄生から結果として生じるトランジスタの低
いフィールドしきい値ターンオン電圧のため、そのよう
な回路におけるより高い電圧は制限されている。また、
ドレイン接合上のより高いドーピングは、ドレイン−ソ
ースおよびドレイン−バルクの低いブレークダウンを強
制する。バイポーラ作用は通常はドレインの周囲のより
高いフィールドから起こり、それは動作電圧を制限し、
かつ狭い設計制約を強制する。多くの他の回路の応用に
おいて、低電源および高電源の双方を用いることが必要
である。
いフィールドしきい値ターンオン電圧のため、そのよう
な回路におけるより高い電圧は制限されている。また、
ドレイン接合上のより高いドーピングは、ドレイン−ソ
ースおよびドレイン−バルクの低いブレークダウンを強
制する。バイポーラ作用は通常はドレインの周囲のより
高いフィールドから起こり、それは動作電圧を制限し、
かつ狭い設計制約を強制する。多くの他の回路の応用に
おいて、低電源および高電源の双方を用いることが必要
である。
可聴処理チップ（ＣＯＤＥＣ３）の速度を改良するため
に、速度および密度の双方を得るように小さいトランジ
スタを（サブミクロン領域において）使用することが望
ましい。オンチップのアナログ−デジタルおよびデジタ
ル−アナログ変換がなければ、より大きいダイナミック
レンジを与え、早いクリッピングを避け、かつ非常に明
瞭な低いインピーダンス中間レベル接地を与えるために
より高い電圧スイングが望ましい。
に、速度および密度の双方を得るように小さいトランジ
スタを（サブミクロン領域において）使用することが望
ましい。オンチップのアナログ−デジタルおよびデジタ
ル−アナログ変換がなければ、より大きいダイナミック
レンジを与え、早いクリッピングを避け、かつ非常に明
瞭な低いインピーダンス中間レベル接地を与えるために
より高い電圧スイングが望ましい。
しきい値電圧が３ボルト近くのＤＭＯＳ装置において、
は、低いターンオンインピーダンスを与えるために少な
くともしきい値電圧の４倍すなわち１２ボルトを有する
ドライバが望まれる。
は、低いターンオンインピーダンスを与えるために少な
くともしきい値電圧の４倍すなわち１２ボルトを有する
ドライバが望まれる。
したがって、より高い電圧のＭＯＳ）ランジスタはドレ
インをＡｌｌ多結晶のシリコン（ポリシリコン）の高抵
抗層で囲むことにより製作されている。高抵抗層は、ゲ
ート電極の端縁の近くのフィールド濃度を妨げる。
インをＡｌｌ多結晶のシリコン（ポリシリコン）の高抵
抗層で囲むことにより製作されている。高抵抗層は、ゲ
ート電極の端縁の近くのフィールド濃度を妨げる。
そのような教示は、１９８６年９月３０日にナカガワ氏
に発行された米国特許第４．６１４，９５９号および１
９８８年８月２３日にナカガヮ氏らに発行された米国特
許第４，７６６．４７４号において提示される。
に発行された米国特許第４．６１４，９５９号および１
９８８年８月２３日にナカガヮ氏らに発行された米国特
許第４，７６６．４７４号において提示される。
前述の遮閉はその意図された目的のために有効であるが
、それにもかかわらずいくつかの欠点を有する。
、それにもかかわらずいくつかの欠点を有する。
ａ、そのような装置は、通常は複雑さおよび製造費用を
加える特別のドーピングプロセスを必要とする。
加える特別のドーピングプロセスを必要とする。
ｂ、そのような遮閉はより高い動作電圧を与えるが、通
常は高性能回路のために必要とされる１０ボルトを超え
る動作電圧レベルに達しない。
常は高性能回路のために必要とされる１０ボルトを超え
る動作電圧レベルに達しない。
発明の概要
この発明は、動作電圧（人力および出力の双方）が処理
能力を超える、すなわちトランジスタフィールドしきい
値およびスナップ・バック制限を超えるトランジスタ化
された回路の特徴をなす。
能力を超える、すなわちトランジスタフィールドしきい
値およびスナップ・バック制限を超えるトランジスタ化
された回路の特徴をなす。
この発明のトランジスタ装置は、通常の製作プロセスを
修正することなしにこの結果を達成し、したがって費用
を抑える。
修正することなしにこの結果を達成し、したがって費用
を抑える。
この発明のトランジスタ装置は、ドレイン電極をポリシ
リコンの環状のリボンを含むゲート電極で囲むという特
徴をなす。
リコンの環状のリボンを含むゲート電極で囲むという特
徴をなす。
ドレイン電極は小さくされ、そのため周囲のゲート電極
の表面区域はドレイン電極の表面区域の少なくとも５倍
である。円形の構造もまた改良された熱放散を与え、そ
れは電気的遮閉能力と関連して装置の動作電圧レベルを
増加する。
の表面区域はドレイン電極の表面区域の少なくとも５倍
である。円形の構造もまた改良された熱放散を与え、そ
れは電気的遮閉能力と関連して装置の動作電圧レベルを
増加する。
１０ボルトのしきい値を超えるために、かつ約１２ボル
トの電圧で動作するために、この発明はトランジスタ装
置のゲート電極を電位が変動しかつ正および負の回路の
バイアスの平均にキー動作されるトラッキング可能な電
源に結合させる。こうして、もし電源電圧がドリフトす
れば、ゲート電極は２つの平均である同じ電位に常に遭
遇するであろう。
トの電圧で動作するために、この発明はトランジスタ装
置のゲート電極を電位が変動しかつ正および負の回路の
バイアスの平均にキー動作されるトラッキング可能な電
源に結合させる。こうして、もし電源電圧がドリフトす
れば、ゲート電極は２つの平均である同じ電位に常に遭
遇するであろう。
トランジスタ装置を囲む箱状のフィールドプレート遮閉
はさらに電気的分離を提供する、なぜならトランジスタ
装置および他の構成要素の間に配置されるチャネル停止
を提供するからである。
はさらに電気的分離を提供する、なぜならトランジスタ
装置および他の構成要素の間に配置されるチャネル停止
を提供するからである。
ノイズは、回路においてトラッキング可能な源およびト
ランジスタゲート電極の間にキャパシタを配置すること
により効果的に抑制される。
ランジスタゲート電極の間にキャパシタを配置すること
により効果的に抑制される。
この発明の目的は、１０ボルトを超える電圧範囲におい
て動作する遮閉されたトランジスタ装置を提供すること
である。
て動作する遮閉されたトランジスタ装置を提供すること
である。
この発明の他の目的は、標準のＣＭＯＳプロセスにより
製作することができる遮閉されたトランジスタ装置を提
供することである。
製作することができる遮閉されたトランジスタ装置を提
供することである。
この発明のさらに他の目的は、通常動作する電圧範囲を
超えても機能的であり得る遮閉されたトランジスタ装置
を提供することである。
超えても機能的であり得る遮閉されたトランジスタ装置
を提供することである。
この発明のこれらおよびその他の目的は、添付の詳細な
記述と関連して考慮される後の詳細な記述を参照すると
、よりよく理解され、かつより明らかになるであろう。
記述と関連して考慮される後の詳細な記述を参照すると
、よりよく理解され、かつより明らかになるであろう。
発明の詳細な説明
一般的にいえば、この発明は、通常はトランジスタのブ
レークダウンを引き起こす電圧レベルを一般的に超える
延長電圧レベルにおける回路の動作を与える新しい遮閉
されたトランジスタ装置により構成される演算増幅器回
路の特徴をなす。トランジスタ装置は、そのゲートを変
動しかつ正および負の回路のバイアスの平均を超えるレ
ベルにキー動作される電位の源に接続される。
レークダウンを引き起こす電圧レベルを一般的に超える
延長電圧レベルにおける回路の動作を与える新しい遮閉
されたトランジスタ装置により構成される演算増幅器回
路の特徴をなす。トランジスタ装置は、そのゲートを変
動しかつ正および負の回路のバイアスの平均を超えるレ
ベルにキー動作される電位の源に接続される。
第１図を参照すると、２個のトランジスタＱ。
およびＱ４のチップ平面図が示される。前述のトランジ
スタは以下に述べられる第２図の回路図においてもまた
より詳細にわたって例示される。各々のトランジスタＱ
、およびＱ４はそれぞれに平均サイズのドレイン電極の
約２０％から３０％の減じられた表面区域を有するＰ＋
ドレイン電極を含む。Ｐ＋ドレイン電極は、均一な温度
勾配を与えるために正方形のかわりに円形につくられる
。
スタは以下に述べられる第２図の回路図においてもまた
より詳細にわたって例示される。各々のトランジスタＱ
、およびＱ４はそれぞれに平均サイズのドレイン電極の
約２０％から３０％の減じられた表面区域を有するＰ＋
ドレイン電極を含む。Ｐ＋ドレイン電極は、均一な温度
勾配を与えるために正方形のかわりに円形につくられる
。
これは、熱放散およびＱ、およびＱ２の上の幅マスクエ
ツチングの変化のための改良されたオフセットの結果を
もたらし、それは順に装置１０の電気的動作を改良する
。ドレイン電極１は、Ａ（多結晶シリコン（ポリシリコ
ン）から製作されたゲート電極２により囲まれる。ゲー
ト電極２はドレイン電極１のための遮閉として機能する
。ゲート電極２はドレイン電極１の表面区域の約５ない
し７倍の環状のリボンとして製作される。
ツチングの変化のための改良されたオフセットの結果を
もたらし、それは順に装置１０の電気的動作を改良する
。ドレイン電極１は、Ａ（多結晶シリコン（ポリシリコ
ン）から製作されたゲート電極２により囲まれる。ゲー
ト電極２はドレイン電極１のための遮閉として機能する
。ゲート電極２はドレイン電極１の表面区域の約５ない
し７倍の環状のリボンとして製作される。
第２図に関してこれ以降より詳細に説明されるように、
ゲート電極２のコンタクト５はトランジスタ装置１０を
電気的に遮閉するトラッキング可能な回路電位源に接続
される。
ゲート電極２のコンタクト５はトランジスタ装置１０を
電気的に遮閉するトラッキング可能な回路電位源に接続
される。
Ｐ＋ソース電極３は、ゲート電極２を囲む。
ポリシリコンのフィールドプレート遮閉４は、トランジ
スタ装置１０の全体を囲み、かつ正の回路電位ＶＣＣに
接続される。
スタ装置１０の全体を囲み、かつ正の回路電位ＶＣＣに
接続される。
第２図を参照すると、演算増幅器回路２０が図式的な回
路において示される。この線形の演算増幅器は、構成要
素制約のために通常利用される通常の出力電圧の２倍の
範囲において機能する複合回路である。演算増幅器２０
は、電圧源の中央にバイアスされる直列のＰ−チャネル
トランジスタおよび２個のＮ−チャネル装置を使用する
第１の差動状態を有する。
路において示される。この線形の演算増幅器は、構成要
素制約のために通常利用される通常の出力電圧の２倍の
範囲において機能する複合回路である。演算増幅器２０
は、電圧源の中央にバイアスされる直列のＰ−チャネル
トランジスタおよび２個のＮ−チャネル装置を使用する
第１の差動状態を有する。
第２の状態利得は、Ｎチャネル装置をカスケードにする
こと、囲まれたドレインＮ−チャネル電流源および低い
出力インピーダンス駆動のための出力段階を利用する。
こと、囲まれたドレインＮ−チャネル電流源および低い
出力インピーダンス駆動のための出力段階を利用する。
演算増幅器回路２０は、第２ａ図および第２ｂ図とそれ
ぞれに関連して述べられた１１の従来のマスキングステ
ップからなる双タブＣＭＯＳプロセスである。
ぞれに関連して述べられた１１の従来のマスキングステ
ップからなる双タブＣＭＯＳプロセスである。
第２ａ図を参照すると、Ｐ−ウェルマスク５０は第１に
Ｎ−サブストレート５１に置かれる（ステップ１）。次
いで、第２ｂ図において図示されるように、ソースドレ
インマスクが設けられ（ステップ２）次いでフィールド
注入マスク（ステップ３）およびポリゲートマスク（ス
テップ４）がそれに続く。次に示されるようにＰ０注入
マスク５２がＮ−サブストレート５１（ステップ５）に
挿入され、かつ次いでＮ”注入マスク５３（ステップ６
）が挿入される。
Ｎ−サブストレート５１に置かれる（ステップ１）。次
いで、第２ｂ図において図示されるように、ソースドレ
インマスクが設けられ（ステップ２）次いでフィールド
注入マスク（ステップ３）およびポリゲートマスク（ス
テップ４）がそれに続く。次に示されるようにＰ０注入
マスク５２がＮ−サブストレート５１（ステップ５）に
挿入され、かつ次いでＮ”注入マスク５３（ステップ６
）が挿入される。
第１のコンタクトマスク（ステップ７）が製作され次い
で第１の金属のマスクがそれに続く（ステップ８）。次
いで、第２のコンタクトマスク（ステップ９）に第２の
金属マスク（ステップ１０）が続く。最終のスクラッチ
保護マスク（ステップ１１）は製作プロセスを完了する
。
で第１の金属のマスクがそれに続く（ステップ８）。次
いで、第２のコンタクトマスク（ステップ９）に第２の
金属マスク（ステップ１０）が続く。最終のスクラッチ
保護マスク（ステップ１１）は製作プロセスを完了する
。
増幅器は、たとえトランジスタが通常は約５ボルトで劣
化し、かつ６ボルトで故障するとしても、１２ボルトで
動作する。先行技術回路制限の部分は１個のトランジス
タの使用から結果として生じ、そのため回路性能はトラ
ンジスタのこれらの特徴により制限される。トランジス
タは、ドレイン接合における寄生フィールドおよび高度
のドーピングのための低いしきい値電圧を有する。バイ
ポーラ作用は、ドレインの周囲のより高いフィールドか
ら結果として生じる。
化し、かつ６ボルトで故障するとしても、１２ボルトで
動作する。先行技術回路制限の部分は１個のトランジス
タの使用から結果として生じ、そのため回路性能はトラ
ンジスタのこれらの特徴により制限される。トランジス
タは、ドレイン接合における寄生フィールドおよび高度
のドーピングのための低いしきい値電圧を有する。バイ
ポーラ作用は、ドレインの周囲のより高いフィールドか
ら結果として生じる。
１２ボルトの範囲で動作するために、この発明の演算増
幅器回路２０は全体にわたって二重のトランジスタおよ
び第２図の（仮想的に示す箱）および第１図のチップ平
面図における遮閉されたトランジスタ装置１０を使用す
る。トランジスタ装置１０の中央の点Ａは、回路３０に
おいて示される（仮想的な箱）トラッキング可能な電位
源に接続される。トラッキング可能な電位源は変動する
が、正のＶＣＣバイアスおよび負のＶａａ−バイアスの
平均をわずかに超える電位と等価の値に常にキー動作さ
れるかまたは固定される。
幅器回路２０は全体にわたって二重のトランジスタおよ
び第２図の（仮想的に示す箱）および第１図のチップ平
面図における遮閉されたトランジスタ装置１０を使用す
る。トランジスタ装置１０の中央の点Ａは、回路３０に
おいて示される（仮想的な箱）トラッキング可能な電位
源に接続される。トラッキング可能な電位源は変動する
が、正のＶＣＣバイアスおよび負のＶａａ−バイアスの
平均をわずかに超える電位と等価の値に常にキー動作さ
れるかまたは固定される。
回路３０はＰ−ウェル抵抗器Ｒ１およびＲ２のそれぞれ
および２個のトランジスタ装置およびＱ４の特徴をなす
。ＱＮおよびＱＭのトランジスタは、電位源回路３０に
おいて、全体にわたって二重のトランジスタの特徴をな
しかつそのトランジスタ点Ａにおいて電位に結合される
回路２０に平衡を与えるために使用される。
および２個のトランジスタ装置およびＱ４の特徴をなす
。ＱＮおよびＱＭのトランジスタは、電位源回路３０に
おいて、全体にわたって二重のトランジスタの特徴をな
しかつそのトランジスタ点Ａにおいて電位に結合される
回路２０に平衡を与えるために使用される。
囲まれたドレイン１および点Ａのトラッキング可能なゲ
ート電圧を利用するトランジスタ装置１０は、残余の回
路を通常電圧スイングに相関してまたはスルーイング（
ｓｔｅｗｉｎｇ）の間にブレークダウンから速量する。
ート電圧を利用するトランジスタ装置１０は、残余の回
路を通常電圧スイングに相関してまたはスルーイング（
ｓｔｅｗｉｎｇ）の間にブレークダウンから速量する。
回路３０の点Ｂは、正および負のバイアスの真の平均で
あり、たとえば通常約１ボルトである。
あり、たとえば通常約１ボルトである。
点Ａにおける電圧は、約２ボルト（より正確にはＶＢ
＋Ｖ＋ｂｒ＊ａｈａ＋ａ（Ｑａ＋ ） テ、ヨリヨイ動
作電圧である。
＋Ｖ＋ｂｒ＊ａｈａ＋ａ（Ｑａ＋ ） テ、ヨリヨイ動
作電圧である。
点ｒｔＪにおける総供給電圧出力は、約１２ボルトであ
り、かつ点ｒＢＪは■。ｃｌボルトからｖａ’ａ （
約１１ボルトの総電圧）にスイングする。
り、かつ点ｒＢＪは■。ｃｌボルトからｖａ’ａ （
約１１ボルトの総電圧）にスイングする。
接地されたキャパシタＣｘは、回路２０においてノイズ
およびリプルの抑制を与える。
およびリプルの抑制を与える。
特定の動作要件および環境に適合するように変えられた
他の修正および変更は当業者には明らかであるので、こ
の発明は開示の目的のために選ばれた例に制限されて考
慮されず、かつこの発明の真の精神および範囲から逸脱
しないすべての変更および修正を包含する。
他の修正および変更は当業者には明らかであるので、こ
の発明は開示の目的のために選ばれた例に制限されて考
慮されず、かつこの発明の真の精神および範囲から逸脱
しないすべての変更および修正を包含する。
こうしてこの発明を述べてくると、特許証により保護さ
れるように望まれることは、前掲の特許請求の範囲によ
り与えられる。
れるように望まれることは、前掲の特許請求の範囲によ
り与えられる。
第１図は、この発明のトランジスタ装置のチップ平面図
である。 第２図は、第１図において示されるこの発明のトランジ
スタ装置を組入れる演算増幅器回路の概略図である。 第２ａ図および第２ｂ図は、第２図において例示された
回路を製作するためのＣＭＯＳプロセスにおけるマスキ
ング段階を示す断面図である。 図において、Ｑ３およびＱ４はトランジスタ、１はドレ
イン電極、２はゲート電極、３はＰ＋ソース電極、４は
フィールドプレート遮閉、５はコンタクト、１０はトラ
ンジスタ装置、２０は演算増幅器回路、３０は電位源回
路、５０はＰ−ウェルマスク、５１はＮ−サブストレー
ト、５３はＮ１注入マスクである。
である。 第２図は、第１図において示されるこの発明のトランジ
スタ装置を組入れる演算増幅器回路の概略図である。 第２ａ図および第２ｂ図は、第２図において例示された
回路を製作するためのＣＭＯＳプロセスにおけるマスキ
ング段階を示す断面図である。 図において、Ｑ３およびＱ４はトランジスタ、１はドレ
イン電極、２はゲート電極、３はＰ＋ソース電極、４は
フィールドプレート遮閉、５はコンタクト、１０はトラ
ンジスタ装置、２０は演算増幅器回路、３０は電位源回
路、５０はＰ−ウェルマスク、５１はＮ−サブストレー
ト、５３はＮ１注入マスクである。
Claims (21)
- （１）電気的遮閉、改良された熱放散およびゲートの幅
におけるエッチングの誤りの解消を与えるゲート電極に
より囲まれるドレイン電極を有する遮閉されたトランジ
スタ装置であって、前記ゲートは変動しかつ正および負
のバイアスの平均にほぼキー動作されるトラッキング可
能な電位源に作動的に接続され、前記遮閉されたトラン
ジスタ装置はその機能の範囲内の電圧レベルにおいて常
に動作する、装置。 - （２）前記トランジスタ装置は通常１０ボルトを超える
より高いレベルの電位において機能する、請求項１に記
載の遮閉されたトランジスタ装置。 - （３）前記トランジスタ装置の周囲に配置されるフィー
ルドプレート遮閉をさらに含む、請求項１に記載の遮閉
されたトランジスタ装置。 - （４）前記フィールドプレート遮閉はポリシリコンの箱
状のリボンを含む、請求項３に記載の遮閉されたトラン
ジスタ装置。 - （５）前記ドレイン電極はポリシリコンの環状のリボン
を含む前記ゲート電極により囲まれる、請求項４に記載
の遮閉されたトランジスタ装置。 - （６）前記ドレイン電極はポリシリコンの環状のリボン
を含むゲート電極により囲まれる、請求項１に記載の遮
閉されたトランジスタ装置。 - （７）前記トランジスタ装置は演算増幅器回路の部分で
ある、請求項１に記載の遮閉されたトランジスタ装置。 - （８）前記トランジスタ装置はチャネルストップにより
前記回路における他の構成要素から遮閉される、請求項
７に記載の遮閉されたトランジスタ装置。 - （９）前記ゲート電極の表面区域は、前記ドレイン電極
の表面区域の５倍を超える、請求項１に記載の遮閉され
たトランジスタ装置。 - （１０）環状のリボン状のゲート電極により囲まれたド
レイン電極を有する遮閉されたトランジスタ装置であっ
て、前記ゲート電極は変動しかつ正および負のバイアス
の平均にほぼキー動作されるトラッキング可能な電位源
に作動的に接続され、それによって前記遮閉されたトラ
ンジスタ装置はその機能の範囲内の電圧レベルにおいて
常に動作する、装置。 - （１１）前記トランジスタ装置は通常１０ボルトを超過
するより高い電圧のレベルにおいて機能する、請求項１
０に記載の遮閉された装置。 - （１２）前記環状のリボン状のゲート電極およびソース
電極の周囲に配置される付加的なフィールドプレート遮
閉をさらに含む、請求項１０に記載の遮閉されたトラン
ジスタ装置。 - （１３）前記フィールドプレート遮閉はポリシリコンの
箱状のリボンを含む、請求項１２に記載の遮閉されたト
ランジスタ装置。 - （１４）ノイズを減ずるために前記トラッキング可能な
電位源および前記ゲート電極の間に配置されたキャパシ
タ要素をさらに含む、請求項１０に記載の遮閉されたト
ランジスタ装置。 - （１５）前記トランジスタ装置は演算増幅器回路の部分
である、請求項１０に記載の遮閉されたトランジスタ装
置。 - （１６）前記トランジスタ装置はチャネルストップによ
り前記回路における他の構成要素から遮閉される、請求
項１５に記載の遮閉されたトランジスタ装置。 - （１７）前記ゲート電極の表面区域は前記ドレイン電極
の表面区域の５倍を超える、請求項１０に記載の遮閉さ
れたトランジスタ装置。 - （１８）ポリシリコンの環状のリボンを含むゲート電極
により遮閉されたドレイン電極を含む遮閉されたトラン
ジスタ装置であって、前記ゲート電極はトラッキング可
能な電位源に作動的に接続され、ポリシリコンの箱状の
リボンのフィールドプレート遮閉は前記ゲート電極およ
び前記ドレイン電極を囲む、装置。 - （１９）前記ゲート電極の環状のリボンは、前記ドレイ
ン電極の表面区域の５倍を超える表面区域を有する、請
求項１８に記載の遮閉されたトランジスタ装置。 - （２０）前記トラッキング可能な電位は変動しかつ正お
よび負の回路バイアスの平均を超える値にキー動作され
る、請求項１８に記載の遮閉されたトランジスタ装置。 - （２１）前記ゲート電極および前記トラッキング可能な
電位源の間に配置されたノイズ抑制キャパシタをさらに
含む、請求項１８に記載の遮閉された装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US369,572 | 1989-06-20 | ||
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- 1990-06-19 JP JP2161136A patent/JPH0334712A/ja active Pending
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