JPH0334921Y2 - - Google Patents
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- JPH0334921Y2 JPH0334921Y2 JP1985073600U JP7360085U JPH0334921Y2 JP H0334921 Y2 JPH0334921 Y2 JP H0334921Y2 JP 1985073600 U JP1985073600 U JP 1985073600U JP 7360085 U JP7360085 U JP 7360085U JP H0334921 Y2 JPH0334921 Y2 JP H0334921Y2
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- JP
- Japan
- Prior art keywords
- circuit
- output buffer
- buffer circuit
- gaas
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- Expired
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は半導体集積回路に関し、特にデイジタ
ル集積回路に関するものである。
ル集積回路に関するものである。
（従来の技術）
一般に用いられているデマルチプレクサ等のデ
イジタル集積回路は文献、管野卓雄編著「集積回
路応用ハンドブツク」（昭56−６−30）朝倉書店
P290−293に記載されている。
イジタル集積回路は文献、管野卓雄編著「集積回
路応用ハンドブツク」（昭56−６−30）朝倉書店
P290−293に記載されている。
第３図は１：４のデマルチプレクサの回路図で
ある。１はデータ入力端子、２はクロツク入力端
子、３〜１０はデータ出力端子、１１は1/4クロ
ツク出力端子、１３〜２２はＤ型フリツプフロツ
プ、２３〜３１はスーパバツフア回路であり、３
２の破線内は論理回路、３３の破線内は出力バツ
フア回路を構成している。このデマルチプレクサ
のクロツク入力端子２にくり返し周波数2GHzの
クロツク信号を入力し動作させるためには通常
GaAsのシヨツトキゲート型電界効果トランジス
タ（以下MESFETと略す）を用いて論理回路を
形成する。またデータ出力端子３〜１０および1/
４クロツク出力端子１１は通常特性インピーダン
スが50Ωの伝送線路に接続させるため、その出力
インピーダンスを50Ωにしなければならない。し
かしＤ型フリツプフロツプ１３，１９〜２２の出
力インピーダンスは数百Ω以上と高いので、これ
らの出力信号の電流を増幅するために、出力バツ
フア回路３３が形成されている。
ある。１はデータ入力端子、２はクロツク入力端
子、３〜１０はデータ出力端子、１１は1/4クロ
ツク出力端子、１３〜２２はＤ型フリツプフロツ
プ、２３〜３１はスーパバツフア回路であり、３
２の破線内は論理回路、３３の破線内は出力バツ
フア回路を構成している。このデマルチプレクサ
のクロツク入力端子２にくり返し周波数2GHzの
クロツク信号を入力し動作させるためには通常
GaAsのシヨツトキゲート型電界効果トランジス
タ（以下MESFETと略す）を用いて論理回路を
形成する。またデータ出力端子３〜１０および1/
４クロツク出力端子１１は通常特性インピーダン
スが50Ωの伝送線路に接続させるため、その出力
インピーダンスを50Ωにしなければならない。し
かしＤ型フリツプフロツプ１３，１９〜２２の出
力インピーダンスは数百Ω以上と高いので、これ
らの出力信号の電流を増幅するために、出力バツ
フア回路３３が形成されている。
尚、ここではデイジタル集積回路としてデマル
チプレクサを例に説明したが、一般にGaAs
MESFETを用いた高速動作を行うデイジタル集
積回路は、論理回路と出力バツフア回路とから構
成される。
チプレクサを例に説明したが、一般にGaAs
MESFETを用いた高速動作を行うデイジタル集
積回路は、論理回路と出力バツフア回路とから構
成される。
（考案が解決しようとする問題点）
しかしながら、前記構成のデイジタル集積回路
では、出力バツフア回路は、例えば第４図に示す
ようなスーパーバツフア回路が用いられるが、信
号出力端子４２において論理振幅0.8〜1Vでかつ
出力インピーダンス50Ωにするには、ノーマリオ
フのGaAs MESFETQ３およびＱ４のゲート幅
を各々400μｍまたノーマリオフのGaAs
MESFETQ２およびノーマリオンのGaAs
MESFETQ１のゲート幅をそれぞれ150μｍと75μ
ｍとしなければならない。一方論理回路内部のＤ
型フリツプフロツプ１３〜２２（第３図参照）を
構成するGaAs MESFETのゲート幅は20μｍ以
下とすることができる。そこで、第２図に示すよ
うな論理回路３２はウエハ上で0.4mm2の領域で形
成できるのに対し、出力バツフア回路３３だけで
0.4mm2の領域を占有する。
では、出力バツフア回路は、例えば第４図に示す
ようなスーパーバツフア回路が用いられるが、信
号出力端子４２において論理振幅0.8〜1Vでかつ
出力インピーダンス50Ωにするには、ノーマリオ
フのGaAs MESFETQ３およびＱ４のゲート幅
を各々400μｍまたノーマリオフのGaAs
MESFETQ２およびノーマリオンのGaAs
MESFETQ１のゲート幅をそれぞれ150μｍと75μ
ｍとしなければならない。一方論理回路内部のＤ
型フリツプフロツプ１３〜２２（第３図参照）を
構成するGaAs MESFETのゲート幅は20μｍ以
下とすることができる。そこで、第２図に示すよ
うな論理回路３２はウエハ上で0.4mm2の領域で形
成できるのに対し、出力バツフア回路３３だけで
0.4mm2の領域を占有する。
以上述べたように、GaAsのデジタル集積回路
においてその出力インピーダンスを下げようとす
ると、出力バツフア部のパターン面積が大きくな
る欠点があつた。そこでこの考案は、出力バツフ
ア回路の縮小化を計り、外部負荷の駆動能力の優
れたデイジタル集積回路を提供することを目的と
する。
においてその出力インピーダンスを下げようとす
ると、出力バツフア部のパターン面積が大きくな
る欠点があつた。そこでこの考案は、出力バツフ
ア回路の縮小化を計り、外部負荷の駆動能力の優
れたデイジタル集積回路を提供することを目的と
する。
（問題点を解決するための手段）
この考案は半導体集積回路において、Si半導体
基板と、このSi基板に形成されたバイポーラトラ
ンジスタを用いた出力バツフア回路と、この出力
バツフア回路が形成された領域を除くこのSi基板
上に積層されたGaAs単結晶層と、このGaAs単
結晶層に形成された電界効果トランジスタを用い
た論理回路と、これらの論理回路と出力バツフア
回路とを接続する低抵抗体とを備えてなるもので
ある。
基板と、このSi基板に形成されたバイポーラトラ
ンジスタを用いた出力バツフア回路と、この出力
バツフア回路が形成された領域を除くこのSi基板
上に積層されたGaAs単結晶層と、このGaAs単
結晶層に形成された電界効果トランジスタを用い
た論理回路と、これらの論理回路と出力バツフア
回路とを接続する低抵抗体とを備えてなるもので
ある。
（作 用）
以上のようにこの考案では、半導体集積回路に
おいて、論理回路には高速動作が可能なGaAs
FETを用い、且つ出力バツフア回路には小面積
で低インピーダンスのSiバイポーラトランジスタ
を用いたので、小型で外部負荷の駆動能力に優れ
たデイジタル集積回路を得ることができる。
おいて、論理回路には高速動作が可能なGaAs
FETを用い、且つ出力バツフア回路には小面積
で低インピーダンスのSiバイポーラトランジスタ
を用いたので、小型で外部負荷の駆動能力に優れ
たデイジタル集積回路を得ることができる。
（実施例）
第１図は本考案の１実施例を説明するためのデ
イジタル集積回路の断面構造図であり、以下図面
に沿つて説明する。Si基板５０中にSiバイポーラ
トランジスタおよび抵抗の構成領域５１にイオン
注入および拡散によつてSiバイポーラトランジス
タのエミツタ、コレクタ、ベースおよび抵抗の領
域５１を構成する。次にSi基板５０上にGaAsの
エピタキシヤル層５３を1μｍの厚さにMOCVD
法またはMBE法によつて形成し、エピタキシヤ
ル層５３内であつて領域５１と離間した領域に
GaAsのMESFETの動作層をイオン注入によつ
て形成する。次にSiバイポーラトランジスタおよ
び抵抗の構成領域５１上のGaAsのエピタキシヤ
ル層を除去し、Si基板５０の領域５１上にSiバイ
ポーラトランジスタおよび抵抗の電極５２を形成
し、更にGaAs MESFETの電極および第１層配
線５４を形成する。そして、層間絶縁膜５５を形
成したのち、この絶縁膜５５に選択的に開口を設
け、第２層配線５６の形成を行なえばGaAs
MESFETとSiバイポーラトランジスタの混在し
たデイジタル集積回路が形成される。
イジタル集積回路の断面構造図であり、以下図面
に沿つて説明する。Si基板５０中にSiバイポーラ
トランジスタおよび抵抗の構成領域５１にイオン
注入および拡散によつてSiバイポーラトランジス
タのエミツタ、コレクタ、ベースおよび抵抗の領
域５１を構成する。次にSi基板５０上にGaAsの
エピタキシヤル層５３を1μｍの厚さにMOCVD
法またはMBE法によつて形成し、エピタキシヤ
ル層５３内であつて領域５１と離間した領域に
GaAsのMESFETの動作層をイオン注入によつ
て形成する。次にSiバイポーラトランジスタおよ
び抵抗の構成領域５１上のGaAsのエピタキシヤ
ル層を除去し、Si基板５０の領域５１上にSiバイ
ポーラトランジスタおよび抵抗の電極５２を形成
し、更にGaAs MESFETの電極および第１層配
線５４を形成する。そして、層間絶縁膜５５を形
成したのち、この絶縁膜５５に選択的に開口を設
け、第２層配線５６の形成を行なえばGaAs
MESFETとSiバイポーラトランジスタの混在し
たデイジタル集積回路が形成される。
また、第２図は、前記実施例のSiバイポーラト
ランジスタを用いて形成された、出力バツフア回
路を構成するエミツタホロワ回路の等価回路図で
あり、４３および４４は電源端子、Ｑ５はSiバイ
ポーラトランジスタ、４５は抵抗である。第２図
において抵抗４５を50Ωとし出力端子４２と定電
位電源端子４４の間に0.8〜1Vの電圧振幅を出力
するのに必要なSiバイポーラトランジスタＱ５の
エミツタ長は150μｍであり、出力バツフア回路
３３（第３図参照）の面積は0.15mm2に形成するこ
とができる。
ランジスタを用いて形成された、出力バツフア回
路を構成するエミツタホロワ回路の等価回路図で
あり、４３および４４は電源端子、Ｑ５はSiバイ
ポーラトランジスタ、４５は抵抗である。第２図
において抵抗４５を50Ωとし出力端子４２と定電
位電源端子４４の間に0.8〜1Vの電圧振幅を出力
するのに必要なSiバイポーラトランジスタＱ５の
エミツタ長は150μｍであり、出力バツフア回路
３３（第３図参照）の面積は0.15mm2に形成するこ
とができる。
尚、前記GaAs MESFETおよびSiバイポーラ
トランジスタは通常の方法を用いて形成すること
ができる。
トランジスタは通常の方法を用いて形成すること
ができる。
（考案の効果）
以上、詳細に説明したように、本考案によれ
ば、論理回路に高速動作可能なGaAs MESFET
を用い、出力バツフア回路にGaAs MESFETよ
り小面積で低インピーダンスの素子であるSiバイ
ポーラトランジスタを用いたので、より小さい面
積で外部負荷の駆動能力に優れた半導体集積回路
を得ることができる。
ば、論理回路に高速動作可能なGaAs MESFET
を用い、出力バツフア回路にGaAs MESFETよ
り小面積で低インピーダンスの素子であるSiバイ
ポーラトランジスタを用いたので、より小さい面
積で外部負荷の駆動能力に優れた半導体集積回路
を得ることができる。
第１図は本考案の１実施例を説明するためのデ
イジタル集積回路の断面構造図、第２図は出力バ
ツフア回路を構成するエミツタホロワ回路の等価
回路図、第３図は一般のデマルチプレクサの回路
図、第４図はスーパーバツフア回路の等価回路図
である。 １……データ入力端子、２……クロツク入力端
子、３〜１０……データ出力端子、１１……1/4
クロツク出力端子、１３〜２２……Ｄ型フリツプ
フロツプ、２３〜３１……スーパーバツフア回
路、３２……論理回路、３３……出力バツフア回
路、４０，４３，４４……定電位電源端子、４１
……入力端子、４２……出力端子、４５……抵
抗、５０……Si基板、５１……Siバイポーラトラ
ンジスタおよび抵抗の構成領域、５２……Si基板
上電極、５４……GaAs層上電極、５５……絶縁
膜、５６……配線。
イジタル集積回路の断面構造図、第２図は出力バ
ツフア回路を構成するエミツタホロワ回路の等価
回路図、第３図は一般のデマルチプレクサの回路
図、第４図はスーパーバツフア回路の等価回路図
である。 １……データ入力端子、２……クロツク入力端
子、３〜１０……データ出力端子、１１……1/4
クロツク出力端子、１３〜２２……Ｄ型フリツプ
フロツプ、２３〜３１……スーパーバツフア回
路、３２……論理回路、３３……出力バツフア回
路、４０，４３，４４……定電位電源端子、４１
……入力端子、４２……出力端子、４５……抵
抗、５０……Si基板、５１……Siバイポーラトラ
ンジスタおよび抵抗の構成領域、５２……Si基板
上電極、５４……GaAs層上電極、５５……絶縁
膜、５６……配線。
Claims (1)
- 【実用新案登録請求の範囲】 Si半導体基板と、 該Si半導体基板に形成されたバイポーラトラン
ジスタを用いた出力バツフア回路と、 該出力バツフア回路が形成された領域を除く前
記Si基板上に積層されたGaAs単結晶層と、 該GaAs単結晶層に形成された電界効果トラン
ジスタを用いた論理回路と、 該論理回路と前記出力バツフア回路とを接続す
る低抵抗体とを備えてなることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985073600U JPH0334921Y2 (ja) | 1985-05-20 | 1985-05-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985073600U JPH0334921Y2 (ja) | 1985-05-20 | 1985-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61190152U JPS61190152U (ja) | 1986-11-27 |
| JPH0334921Y2 true JPH0334921Y2 (ja) | 1991-07-24 |
Family
ID=30613121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985073600U Expired JPH0334921Y2 (ja) | 1985-05-20 | 1985-05-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334921Y2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105376A (en) * | 1979-01-12 | 1980-08-12 | Fujitsu Ltd | Manufacture process of semiconductor device |
| JPS5939830B2 (ja) * | 1979-07-18 | 1984-09-26 | 株式会社ユニバ−サル | マイクロコンピユ−タのデ−タ書込・読出方式 |
| JPS5795660A (en) * | 1980-12-03 | 1982-06-14 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS583048U (ja) * | 1981-06-29 | 1983-01-10 | 日本電気株式会社 | ＧａＡｓ半導体集積回路 |
| JPS58145235A (ja) * | 1982-02-22 | 1983-08-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
-
1985
- 1985-05-20 JP JP1985073600U patent/JPH0334921Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61190152U (ja) | 1986-11-27 |
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