JPH0335529A - バイポーラ半導体装置およびその製造方法 - Google Patents
バイポーラ半導体装置およびその製造方法Info
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- JPH0335529A JPH0335529A JP1170907A JP17090789A JPH0335529A JP H0335529 A JPH0335529 A JP H0335529A JP 1170907 A JP1170907 A JP 1170907A JP 17090789 A JP17090789 A JP 17090789A JP H0335529 A JPH0335529 A JP H0335529A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ベース引出し電極形バイポーラ半導体装置とその製造方
法に関し、 製造工程を変更することなく、配線容量を減少させるこ
とを目的とし、 多結晶シリコンからなるベース引出し電極を設けたバイ
ポーラ半導体装置において、配線がノンドープ多結晶シ
リコン膜を内蔵した絶縁膜上に設けられていることを特
徴とする。
法に関し、 製造工程を変更することなく、配線容量を減少させるこ
とを目的とし、 多結晶シリコンからなるベース引出し電極を設けたバイ
ポーラ半導体装置において、配線がノンドープ多結晶シ
リコン膜を内蔵した絶縁膜上に設けられていることを特
徴とする。
［産業上の利用分野］
本発明は半導体装置の製造方法に係り、特に、ベース引
出し電極形バイポーラ半導体装置とその製造方法に関す
る。
出し電極形バイポーラ半導体装置とその製造方法に関す
る。
最近、ＩＣ，ＬＳＩなどの半導体装置は高集積化して高
速化する方向に技術開発が進められているが、高集積化
すれば配線が長くなって配線容量が大きくなる問題があ
り、その低減が要望されている。
速化する方向に技術開発が進められているが、高集積化
すれば配線が長くなって配線容量が大きくなる問題があ
り、その低減が要望されている。
［従来の技術］
第４図は従来のバイポーラ半導体装置の構造断面図を示
しており、図中の記号ｌはｐ型シリコン基板、２はＵ溝
からなる素子分離帯、３はｎ＋型埋没層、４はｎ型コレ
クタ層（エピタキシャル成長層）、５はｐ型ベース層、
６は多結晶シリコン膜からなるベース引出し電極、７は
ｎ＋型エミノタ層、８は厚いＳｉｎｇ （酸化シリコ
ン）膜からなるフィールド絶縁膜、９はアルミニウム膜
からなる配線、１０は５ｉＯｚ膜、Ｃは多結晶シリコン
膜Ｃ５゜アルミニウム膜Ｃ２からなるコレクタコンタク
ト電極、Ｂはアルごニウム膜からなるベース電極、Ｅは
多結晶シリコン膜Ｅ、アルξニウム膜Ｅ２からなるエミ
ッタ電極である。
しており、図中の記号ｌはｐ型シリコン基板、２はＵ溝
からなる素子分離帯、３はｎ＋型埋没層、４はｎ型コレ
クタ層（エピタキシャル成長層）、５はｐ型ベース層、
６は多結晶シリコン膜からなるベース引出し電極、７は
ｎ＋型エミノタ層、８は厚いＳｉｎｇ （酸化シリコ
ン）膜からなるフィールド絶縁膜、９はアルミニウム膜
からなる配線、１０は５ｉＯｚ膜、Ｃは多結晶シリコン
膜Ｃ５゜アルミニウム膜Ｃ２からなるコレクタコンタク
ト電極、Ｂはアルごニウム膜からなるベース電極、Ｅは
多結晶シリコン膜Ｅ、アルξニウム膜Ｅ２からなるエミ
ッタ電極である。
［発明が解決しようとする課題］
ところで、このようなベース引出し電極形バイポーラ半
導体装置を高集積化した大規模集積回路（ＬＳＩ、ＶＬ
ＳＩ）が実現されつつあるが、そのように高集積化され
ると、信号線（配線）が非常に長くなって大きな寄生容
量が信号線につく。
導体装置を高集積化した大規模集積回路（ＬＳＩ、ＶＬ
ＳＩ）が実現されつつあるが、そのように高集積化され
ると、信号線（配線）が非常に長くなって大きな寄生容
量が信号線につく。
この寄生容量は回路にとっては負荷となって回路の高速
性が害される。特に、半導体素子自体が高速化している
現在、長い信号線による速度の低下はＩＣの性能を大き
く左右するために、配線容量を減少させることが極めて
重要である。
性が害される。特に、半導体素子自体が高速化している
現在、長い信号線による速度の低下はＩＣの性能を大き
く左右するために、配線容量を減少させることが極めて
重要である。
通常、第４図に示すように、半導体素子を設けていない
領域は配線領域になっており、ＳｉＯ□膜８からなるフ
ィールド絶縁膜の下はｎ型エピタキシャル成長層４ （
ｎ型コレクタ層）で、電源もしくは接地されている。従
って、Ｓｉｎｇ膜８を挟んで容量ができており、この配
線９とエピタキシャル成長層４との間の容量はＳｉｎｇ
膜８の厚さで決定される。それを平行平板近似すると、
単位面積当りの容量Ｃは、 容量Ｃ＝ε０ ε、／ｄ 但し、ε。は真空誘電率、ε、は誘電体の比誘電率、ｄ
は誘電体の膜厚 からなる式で表わされる。この式から明らかなように、
容量Ｃを減らすにはε、の小さい材料を使用するか、ま
たは、ｄを大きくするしかない。しかし、いずれも工程
の変更を伴なうために、その変更は非常に難しい。
領域は配線領域になっており、ＳｉＯ□膜８からなるフ
ィールド絶縁膜の下はｎ型エピタキシャル成長層４ （
ｎ型コレクタ層）で、電源もしくは接地されている。従
って、Ｓｉｎｇ膜８を挟んで容量ができており、この配
線９とエピタキシャル成長層４との間の容量はＳｉｎｇ
膜８の厚さで決定される。それを平行平板近似すると、
単位面積当りの容量Ｃは、 容量Ｃ＝ε０ ε、／ｄ 但し、ε。は真空誘電率、ε、は誘電体の比誘電率、ｄ
は誘電体の膜厚 からなる式で表わされる。この式から明らかなように、
容量Ｃを減らすにはε、の小さい材料を使用するか、ま
たは、ｄを大きくするしかない。しかし、いずれも工程
の変更を伴なうために、その変更は非常に難しい。
従って、本発明は製造工程を変更することなく、配線容
量を減少させることを目的としたベース引出し電極形バ
イポーラ半導体装置とその製造方法を提案するものであ
る。
量を減少させることを目的としたベース引出し電極形バ
イポーラ半導体装置とその製造方法を提案するものであ
る。
［課題を解決するための手段］
その課題は、多結晶シリコンからなるベース引出し電極
を設けたバイポーラ半導体装置において、配線がノンド
ープ多結晶シリコン膜を内蔵した絶縁膜上に設けられて
いるバイポーラ半導体装置によって解決される。
を設けたバイポーラ半導体装置において、配線がノンド
ープ多結晶シリコン膜を内蔵した絶縁膜上に設けられて
いるバイポーラ半導体装置によって解決される。
また、その製造方法としては、一導電型半導体基板上に
異種導電型埋没層を介して異種導電型コレクタ層を成長
し、該異種導電型コレクタ層上に選択的にベース形成領
域とコレクタコンタクト形底領域とを露出させたフィー
ルド絶縁膜を形成する工程、 次いで、第１のノンドープ多結晶シリコン膜を被着して
選択的にパターンニングし、更に選択的に−ｍ電型不純
物イオンを注入してドープド多結晶シリコン膜からなる
ベース引出し電極と、ノンドープド多結晶シリコン膜か
らなる配線下層とを同時に形成する工程、 次いで、上面に絶縁膜を形成し、該絶縁膜を介して異種
導電型不純物をドープした第２の多結晶シリコン膜から
なるエミッタ電極を形成する工程が含まれることを特徴
とする。
異種導電型埋没層を介して異種導電型コレクタ層を成長
し、該異種導電型コレクタ層上に選択的にベース形成領
域とコレクタコンタクト形底領域とを露出させたフィー
ルド絶縁膜を形成する工程、 次いで、第１のノンドープ多結晶シリコン膜を被着して
選択的にパターンニングし、更に選択的に−ｍ電型不純
物イオンを注入してドープド多結晶シリコン膜からなる
ベース引出し電極と、ノンドープド多結晶シリコン膜か
らなる配線下層とを同時に形成する工程、 次いで、上面に絶縁膜を形成し、該絶縁膜を介して異種
導電型不純物をドープした第２の多結晶シリコン膜から
なるエミッタ電極を形成する工程が含まれることを特徴
とする。
また、他の製造方法としては、一導電型半導体基板上に
異種導電型埋没層を介して異種導電型コレクタ層を成長
し、該異種導電型コレクタ層上に選択的にベース形成領
域とコレクタコンタクト形成領域とを露出させたフィー
ルド絶縁膜を形成する工程、 次いで、一導電型不純物をドープした第１の多結晶シリ
コン膜からなるベース引出し電極を形成する工程、 次いで、上面に絶縁膜を形成し、該絶縁膜を介して第２
のノンドープ多結晶シリコン膜を被着して選択的にパタ
ーンニングし、更に選択的に異種導電型不純物イオンを
注入してドープド多結晶シリコン膜からなるエミッタ電
極と、ノンドープド多結晶シリコン膜からなる配線下層
とを同時に形成する工程が含まれてなることを特徴とす
る。
異種導電型埋没層を介して異種導電型コレクタ層を成長
し、該異種導電型コレクタ層上に選択的にベース形成領
域とコレクタコンタクト形成領域とを露出させたフィー
ルド絶縁膜を形成する工程、 次いで、一導電型不純物をドープした第１の多結晶シリ
コン膜からなるベース引出し電極を形成する工程、 次いで、上面に絶縁膜を形成し、該絶縁膜を介して第２
のノンドープ多結晶シリコン膜を被着して選択的にパタ
ーンニングし、更に選択的に異種導電型不純物イオンを
注入してドープド多結晶シリコン膜からなるエミッタ電
極と、ノンドープド多結晶シリコン膜からなる配線下層
とを同時に形成する工程が含まれてなることを特徴とす
る。
［作用］
即ち、本発明は、配線下の絶縁膜中にノンドープ多結晶
シリコン膜を介在させる。
シリコン膜を介在させる。
その製法としては、ベース引出し電極を形成するための
第１の多結晶シリコン膜と同時に配線下層の多結晶シリ
コン膜を形成するか、または、エミッタ電極を形成する
ための第２の多結晶シリコン膜と同時に配線下層の多結
晶シリコン膜を形成する。
第１の多結晶シリコン膜と同時に配線下層の多結晶シリ
コン膜を形成するか、または、エミッタ電極を形成する
ための第２の多結晶シリコン膜と同時に配線下層の多結
晶シリコン膜を形成する。
そうすれば、Ｓｉｎ、膜からなるフィールド絶縁膜の厚
さ６０００〜１００００ 人に対して厚さ３０００〜５
０００人の多結晶シリコン膜（比誘電率膜１２）が増加
するために、約１５％の容量低減が可能になり、且つ、
なんらの製造工程の変更も必要がない。従って、工数を
増加せずに配線遅延時間を短縮できてＩＣの高速化が図
れる。
さ６０００〜１００００ 人に対して厚さ３０００〜５
０００人の多結晶シリコン膜（比誘電率膜１２）が増加
するために、約１５％の容量低減が可能になり、且つ、
なんらの製造工程の変更も必要がない。従って、工数を
増加せずに配線遅延時間を短縮できてＩＣの高速化が図
れる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるバイポーラ半導体装置の構造断
面図を示しており、記号１１はｐ型シリコン基板、１２
はＵ清からなる素子分離帯、１３はｎ゛型埋没層、１４
はｎ型コレクタ層（エピタキシャル成長層）、１５はｐ
型ベース層、 １６は多結晶シリコン膜からなるベース
引出し電極、１７はｎ１型工ξフタ層、１８は厚い５ｉ
ｆｔ （酸化シリコン）膜からなるフィールド絶縁膜
、１９はアル【ニウム膜からなる配線、２０は５ｉＯ１
膜、４０はノンドープ多結晶シリコン膜からなる配線下
層、Ｃは多結晶シリコン膜Ｃ１＋ アルミニウム膜Ｃ２
からなるコレクタコンタクト電極、Ｂはアルミニウム膜
からなるヘース電極、Ｅは多結晶シリ、コン膜Ｅ、アル
ミニウム膜Ｅ２からなるエミッタ電極である。
面図を示しており、記号１１はｐ型シリコン基板、１２
はＵ清からなる素子分離帯、１３はｎ゛型埋没層、１４
はｎ型コレクタ層（エピタキシャル成長層）、１５はｐ
型ベース層、 １６は多結晶シリコン膜からなるベース
引出し電極、１７はｎ１型工ξフタ層、１８は厚い５ｉ
ｆｔ （酸化シリコン）膜からなるフィールド絶縁膜
、１９はアル【ニウム膜からなる配線、２０は５ｉＯ１
膜、４０はノンドープ多結晶シリコン膜からなる配線下
層、Ｃは多結晶シリコン膜Ｃ１＋ アルミニウム膜Ｃ２
からなるコレクタコンタクト電極、Ｂはアルミニウム膜
からなるヘース電極、Ｅは多結晶シリ、コン膜Ｅ、アル
ミニウム膜Ｅ２からなるエミッタ電極である。
且つ、ノンドープ多結晶シリコン膜４０はベース引出し
電極１６またはエミッタ電極Ｅの多結晶シリコン膜Ｅ、
と同時に形成する。そうすれば、製造工程の変更なしに
、配線１９とｎ型コレクタ層（エピタキシャル成長層）
１４との間の容量を低減させることができる。
電極１６またはエミッタ電極Ｅの多結晶シリコン膜Ｅ、
と同時に形成する。そうすれば、製造工程の変更なしに
、配線１９とｎ型コレクタ層（エピタキシャル成長層）
１４との間の容量を低減させることができる。
次に、第２図（ａ）〜（ｅ）は本発明にかかる製造方法
（１）の工程順断面図を示している。順を追って説明す
ると、 第２図（ａ）参照；まず、ｐ型シリコン基板ｌｌ上にｎ
＋型埋没層１３を介してｎ型コレクタ層１４をエピタキ
シャル成長し、そのｎ型コレクタ層１４にＵ溝からなる
素子分離帯１２を形成した後、Ｌ ＯＣＯＳ法によって
選択的に厚いＳｉｎ、膜１８ （フィールド絶縁膜）を
形成する。露出部分はベース形ｅ、領域３１とコレクタ
コンタクト形成領域３２である。
（１）の工程順断面図を示している。順を追って説明す
ると、 第２図（ａ）参照；まず、ｐ型シリコン基板ｌｌ上にｎ
＋型埋没層１３を介してｎ型コレクタ層１４をエピタキ
シャル成長し、そのｎ型コレクタ層１４にＵ溝からなる
素子分離帯１２を形成した後、Ｌ ＯＣＯＳ法によって
選択的に厚いＳｉｎ、膜１８ （フィールド絶縁膜）を
形成する。露出部分はベース形ｅ、領域３１とコレクタ
コンタクト形成領域３２である。
第２開山）参照；次いで、化学気相成長（ＣＶＤ〉法に
よってノンドープ多結晶シリコン膜３３（膜厚３０００
〜５０００人程度：第１の多結晶シリコン膜）を被着し
、次に、フォトプロセスを用いて同時にパターンニング
してベース引出し電極となる部分と配線下層となる部分
を形成する。更に、ベース引出し電極となる部分に硼素
（Ｂ゛）イオンを注入してノンドープ多結晶シリコン膜
をｐ型ドープ多結晶シリコン膜からなるベース引出し電
極Ｉ６に変成し、他のノンドープ多結晶シリコン膜から
なる配線下層４１はそのままにノンドープにする。
よってノンドープ多結晶シリコン膜３３（膜厚３０００
〜５０００人程度：第１の多結晶シリコン膜）を被着し
、次に、フォトプロセスを用いて同時にパターンニング
してベース引出し電極となる部分と配線下層となる部分
を形成する。更に、ベース引出し電極となる部分に硼素
（Ｂ゛）イオンを注入してノンドープ多結晶シリコン膜
をｐ型ドープ多結晶シリコン膜からなるベース引出し電
極Ｉ６に変成し、他のノンドープ多結晶シリコン膜から
なる配線下層４１はそのままにノンドープにする。
第２図（Ｃ）参照；次いで、温度８００〜９００℃程度
で熱処理してｐ型ベース領域１５を画定するが、その時
、露出したベース引出し電極１６．配線下層４１０表面
にはＳｉ Ｏｔ ｗＡ３４が形成される。
で熱処理してｐ型ベース領域１５を画定するが、その時
、露出したベース引出し電極１６．配線下層４１０表面
にはＳｉ Ｏｔ ｗＡ３４が形成される。
第２図（ｄ）参照；次いで、ＣＶＤ法によってノンドー
プド多結晶シリコン膜３５（膜厚１０００〜３０００人
程度；第２の多結晶シリコン膜）を被着し、更に、フォ
トプロセスを用いて同時にパターンニングしてエミッタ
電極Ｅ１となる部分、コレクタコンタクト電極Ｃ，とな
る部分を残存させ、これに砒素（＾Ｓ゛）イオンを注入
し、更に、熱処理して同時にｎ型エミッタ領域１７を画
定する。この熱処理時に、表面に５ｉＣｈ膜３６が形成
される。
プド多結晶シリコン膜３５（膜厚１０００〜３０００人
程度；第２の多結晶シリコン膜）を被着し、更に、フォ
トプロセスを用いて同時にパターンニングしてエミッタ
電極Ｅ１となる部分、コレクタコンタクト電極Ｃ，とな
る部分を残存させ、これに砒素（＾Ｓ゛）イオンを注入
し、更に、熱処理して同時にｎ型エミッタ領域１７を画
定する。この熱処理時に、表面に５ｉＣｈ膜３６が形成
される。
第２図（ｆｌｌ）参照；次いで、Ｓｉｎｇ膜３４膜形４
６を窓あけしてアルミニウム膜を被着し、これをパター
ンニングしてコレクタコンタクト電極Ｃのうちのアル逅
ニウム電極Ｃ□ エミッタ電極Ｅのうちのアルミニウム
電極Ｅ２およびベース電極Ｂを形成すると同時にアルミ
ニウム膜からなる配線１９を形成する。
６を窓あけしてアルミニウム膜を被着し、これをパター
ンニングしてコレクタコンタクト電極Ｃのうちのアル逅
ニウム電極Ｃ□ エミッタ電極Ｅのうちのアルミニウム
電極Ｅ２およびベース電極Ｂを形成すると同時にアルミ
ニウム膜からなる配線１９を形成する。
また、第３図（ａ）〜（ｅ）は本発明にかかる製造方法
（ＩＩ）の工程順断面図を示しており、順を追って説明
すると、 第３図（ａｌ参照；まず、ｐ型シリコン基板ｌｌ上にｎ
゛型埋没１１３を介してｎ型コレクタＮ１４をエピタキ
シャル成長し、そのｎ型コレクタ層１４にＵ？Ｈからな
る素子分離帯１２を形成した後、ＬＯＣＯ３法によって
選択的に厚いＳｉｎ、膜１８（フィールド絶縁膜）を形
成する。露出部分はベース形成領域３１とコレクタコン
タクト形成領域３２である。
（ＩＩ）の工程順断面図を示しており、順を追って説明
すると、 第３図（ａｌ参照；まず、ｐ型シリコン基板ｌｌ上にｎ
゛型埋没１１３を介してｎ型コレクタＮ１４をエピタキ
シャル成長し、そのｎ型コレクタ層１４にＵ？Ｈからな
る素子分離帯１２を形成した後、ＬＯＣＯ３法によって
選択的に厚いＳｉｎ、膜１８（フィールド絶縁膜）を形
成する。露出部分はベース形成領域３１とコレクタコン
タクト形成領域３２である。
第３図（ｂ）参照；次いで、ＣＶＤ法によってノンドー
プ多結晶シリコン膜３３（膜厚３０００Å程度；第１の
多結晶シリコン膜）を被着し、次に、フォトプロセスを
用いてパターンニングしてベース引出し電極となる部分
を形成し、更に、その部分に硼素（Ｂ″−）イオンを注
入してノンドープ多結晶シリコン膜をｐ型ドープ多結晶
シリコン膜からなるベース引出し電極１６に変成する。
プ多結晶シリコン膜３３（膜厚３０００Å程度；第１の
多結晶シリコン膜）を被着し、次に、フォトプロセスを
用いてパターンニングしてベース引出し電極となる部分
を形成し、更に、その部分に硼素（Ｂ″−）イオンを注
入してノンドープ多結晶シリコン膜をｐ型ドープ多結晶
シリコン膜からなるベース引出し電極１６に変成する。
しかる後、温度８００〜９００℃程度で熱処理してｐ型
ベース領域１５を画定する。その時、露出したベース引
出し電極１６の表面にはＳｉｎｇ膜３４膜形４される。
ベース領域１５を画定する。その時、露出したベース引
出し電極１６の表面にはＳｉｎｇ膜３４膜形４される。
第３図（Ｃ）参照；次いで、ＣＶＤ法によってノンドー
プド多結晶シリ、コン膜３５（膜厚１０００〜３０００
人程度；第２の多結晶シリコン膜）を被着し、更に、フ
ォトプロセスを用いて同時にパターンニングしてエミッ
タ電極Ｅ、となる部分、コレクタコンタクト電極Ｃ２と
なる部分、配線下層４２となる部分を形成する。更に、
エミッタ電極Ｅ、コレクタコンタクト電極Ｃ５となる部
分に砒素（Ａｓ” ）イオンを注入してノンドープ多結
晶シリコン膜をｎ型ドープ多結晶シリコン膜に変威し、
他のノンドープ多結晶シリコン膜からなる配線下層４２
はノンドープのままにする。
プド多結晶シリ、コン膜３５（膜厚１０００〜３０００
人程度；第２の多結晶シリコン膜）を被着し、更に、フ
ォトプロセスを用いて同時にパターンニングしてエミッ
タ電極Ｅ、となる部分、コレクタコンタクト電極Ｃ２と
なる部分、配線下層４２となる部分を形成する。更に、
エミッタ電極Ｅ、コレクタコンタクト電極Ｃ５となる部
分に砒素（Ａｓ” ）イオンを注入してノンドープ多結
晶シリコン膜をｎ型ドープ多結晶シリコン膜に変威し、
他のノンドープ多結晶シリコン膜からなる配線下層４２
はノンドープのままにする。
第３図（ｄｉ参照：更に、熱処理してｎ型エミッタ領域
１７を画定するが、この熱処理時に表面にＳｉＯ２膜３
６膜形６される。
１７を画定するが、この熱処理時に表面にＳｉＯ２膜３
６膜形６される。
第３図ｔｅｌ参照；次いで、５ｉＯｚ膜３４．３６を窓
あけしてアルミニウム膜を被着し、これをパターンニン
グしてコレクタコンタクト電極Ｃのうちのアルミニウム
電極Ｃ２＋ エミッタ電極Ｅのうちのアルミニウム電極
Ｅ２およびベース電極Ｂを形成すると同時にアルミニウ
ム膜からなる配＆’ｉ１９を形成する。
あけしてアルミニウム膜を被着し、これをパターンニン
グしてコレクタコンタクト電極Ｃのうちのアルミニウム
電極Ｃ２＋ エミッタ電極Ｅのうちのアルミニウム電極
Ｅ２およびベース電極Ｂを形成すると同時にアルミニウ
ム膜からなる配＆’ｉ１９を形成する。
上記のような製造方法によれば、ＳｉＯ□膜１８からな
るフィールド絶縁膜の厚さに厚さ３０００人程度０ノン
ドープ多結晶シリコン膜が加わって、配線１９とｎ型コ
レクタ層１４との間の容量を低減させることができる。
るフィールド絶縁膜の厚さに厚さ３０００人程度０ノン
ドープ多結晶シリコン膜が加わって、配線１９とｎ型コ
レクタ層１４との間の容量を低減させることができる。
しかも、製造工程の変更を伴なわない。従って、工数を
増加せずに配線遅延時間を短縮できて、ＩＣの性能向上
が図れる。
増加せずに配線遅延時間を短縮できて、ＩＣの性能向上
が図れる。
［発明の効果］
以上の実施例の説明から明らかなように、本発明にかか
るバイポーラ半導体装置とその製造方法によれば製造工
程を増加することなく、配線容量を低減させることがで
きる。従って、信号の遅延が少なくなって、動作の高速
性などＩＣの高性能化を図ることができる。
るバイポーラ半導体装置とその製造方法によれば製造工
程を増加することなく、配線容量を低減させることがで
きる。従って、信号の遅延が少なくなって、動作の高速
性などＩＣの高性能化を図ることができる。
第１図は本発明にかかるバイポーラ半導体装置の構造断
面図、 第２図（ａｌ〜（ｅ）は本発明にかかる製造方法（Ｉ）
の工程順断面図、 第３図（ａｌ〜（＋３１は本発明にかかる製造方法（Ｉ
Ｉ）の工程順断面図、 第４図は従来のバイポーラ半導体装置の構造断面図であ
る。 図において、 １１はｐ型シリコン基板、 １２は素子分離帯、 １３はｎ゛型埋没層、 １４はｎ型コレクタ層、 １５はｐ型ベース層、 １６はベース引出し電極、 １７はｎ“型エミッタ層、 １８は５ｉ０２膜（フィールド絶縁膜）、２０、３４．
３６はＳｉｎ、膜、 ３３は多結晶シリコン膜（第１の多結晶シリコン膜）、 ３５は多結晶シリコン膜（第２の多結晶シリコン膜）、 ４０、４１．４２は多結晶シリコン膜からなる配線下層
、Ｂはベース電極、 Ｅはエミッタ電極、 Ｃはコレクタコンタクト電極、 Ｅ、はエミッタ電極の多結晶シリコン膜、Ｃ３はコレク
タコンタクト電極の多結晶シリコン膜、を示している。
面図、 第２図（ａｌ〜（ｅ）は本発明にかかる製造方法（Ｉ）
の工程順断面図、 第３図（ａｌ〜（＋３１は本発明にかかる製造方法（Ｉ
Ｉ）の工程順断面図、 第４図は従来のバイポーラ半導体装置の構造断面図であ
る。 図において、 １１はｐ型シリコン基板、 １２は素子分離帯、 １３はｎ゛型埋没層、 １４はｎ型コレクタ層、 １５はｐ型ベース層、 １６はベース引出し電極、 １７はｎ“型エミッタ層、 １８は５ｉ０２膜（フィールド絶縁膜）、２０、３４．
３６はＳｉｎ、膜、 ３３は多結晶シリコン膜（第１の多結晶シリコン膜）、 ３５は多結晶シリコン膜（第２の多結晶シリコン膜）、 ４０、４１．４２は多結晶シリコン膜からなる配線下層
、Ｂはベース電極、 Ｅはエミッタ電極、 Ｃはコレクタコンタクト電極、 Ｅ、はエミッタ電極の多結晶シリコン膜、Ｃ３はコレク
タコンタクト電極の多結晶シリコン膜、を示している。
Claims (3)
- （１）多結晶シリコンからなるベース引出し電極を設け
たバイポーラ半導体装置において、配線がノンドープ多
結晶シリコン膜を内蔵した絶縁膜上に設けられているこ
とを特徴とするバイポーラ半導体装置。 - （２）一導電型半導体基板上に異種導電型コレクタ層を
成長し、該異種導電型コレクタ層上に選択的にベース形
成領域とコレクタコンタクト形成領域とを露出させたフ
ィールド絶縁膜を形成する工程、次いで、第１のノンド
ープ多結晶シリコン膜を被着して選択的にパターンニン
グし、更に選択的に一導電型不純物イオンを注入してド
ープド多結晶シリコン膜からなるベース引出し電極と、
ノンドープド多結晶シリコン膜からなる配線下層とを同
時に形成する工程、 次いで、上面に絶縁膜を形成し、該絶縁膜を介して異種
導電型不純物をドープした第２の多結晶シリコン膜から
なるエミッタ電極を形成する工程が含まれてなることを
特徴とするバイポーラ半導体装置の製造方法。 - （３）一導電型半導体基板上に異種導電型コレクタ層を
成長し、該異種導電型コレクタ層上に選択的にベース形
成領域とコレクタコンタクト形成領域とを露出させたフ
ィールド絶縁膜を形成する工程、次いで、一導電型不純
物をドープした第１の多結晶シリコン膜からなるベース
引出し電極を形成する工程、 次いで、上面に絶縁膜を形成し、該絶縁膜を介して第２
のノンドープ多結晶シリコン膜を被着して選択的にパタ
ーンニングし、更に選択的に異種導 電型不純物イオン
を注入してドープド多結晶シリコン膜からなるエミッタ
電極と、ノンドープド多結晶シリコン膜からなる配線下
層とを同時に形成 する工程が含まれてなることを特徴
とするバイポーラ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170907A JPH0335529A (ja) | 1989-06-30 | 1989-06-30 | バイポーラ半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170907A JPH0335529A (ja) | 1989-06-30 | 1989-06-30 | バイポーラ半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335529A true JPH0335529A (ja) | 1991-02-15 |
Family
ID=15913549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170907A Pending JPH0335529A (ja) | 1989-06-30 | 1989-06-30 | バイポーラ半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307739A (ja) * | 1991-04-04 | 1992-10-29 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
1989
- 1989-06-30 JP JP1170907A patent/JPH0335529A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307739A (ja) * | 1991-04-04 | 1992-10-29 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
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