JPS59208868A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59208868A JPS59208868A JP58082738A JP8273883A JPS59208868A JP S59208868 A JPS59208868 A JP S59208868A JP 58082738 A JP58082738 A JP 58082738A JP 8273883 A JP8273883 A JP 8273883A JP S59208868 A JPS59208868 A JP S59208868A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- integrated circuit
- semiconductor integrated
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/67—Complementary BJTs
- H10D84/673—Vertical complementary BJTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体集積回路装置（以下ＩＣと略称する）、
特にリニアＩＣにおけるエミッタフォロワの出力端子の
静電破壊レベルを高める技術に間する。
特にリニアＩＣにおけるエミッタフォロワの出力端子の
静電破壊レベルを高める技術に間する。
ＩＣに１６いて、たとえば第１図に示すようにｎｐｎ）
ランジスタＱ、のエミッタ側が出力端子となっている場
合、Ｑ、のベース・エミッタ間に■。
ランジスタＱ、のエミッタ側が出力端子となっている場
合、Ｑ、のベース・エミッタ間に■。
（ｌ１ｆｊ方向電圧）がかかるときは問題ないが、ｖＩ
Ｎ（逆方向電圧）がかかるとき、すなわち出力としての
インピーダンスがイ氏く出力電圧が■。０よりも太きい
ときは、ベース・エミッタ接合が破壊されるおそれがあ
る。この対策としてＱ、のベース電極とエミッタ電極と
の間隔を充分太き（することによってベース−抵抗を太
き（し破壊レベルをあげることも考えられるが、Ｉｃの
集積度、トランジスタのペア性の関係で素子の寸法規格
を変えることはかんたんにはできない。
Ｎ（逆方向電圧）がかかるとき、すなわち出力としての
インピーダンスがイ氏く出力電圧が■。０よりも太きい
ときは、ベース・エミッタ接合が破壊されるおそれがあ
る。この対策としてＱ、のベース電極とエミッタ電極と
の間隔を充分太き（することによってベース−抵抗を太
き（し破壊レベルをあげることも考えられるが、Ｉｃの
集積度、トランジスタのペア性の関係で素子の寸法規格
を変えることはかんたんにはできない。
本発明の目的はＩＣにおいて、素子の規格を変えること
なくエミッタフォロワの出力端子の破壊レベルを向上し
、信頼性を向上できる回路構造の提供にある。
なくエミッタフォロワの出力端子の破壊レベルを向上し
、信頼性を向上できる回路構造の提供にある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、第１のトランジスタ例えばｎｐｌ
ｌ）ランジスタを有するエミッタフォロワ回路において
、出力側に第１のトランジスタと相補の型の第２のトラ
ンジスタすなわちｐｎｐトランジスタを接続してそのコ
レクタを接地することにより上記出力側の高電位による
第１のトランジスタの靜＠破ａｔ位を向上するものであ
る。
を簡単に説明すれば、第１のトランジスタ例えばｎｐｌ
ｌ）ランジスタを有するエミッタフォロワ回路において
、出力側に第１のトランジスタと相補の型の第２のトラ
ンジスタすなわちｐｎｐトランジスタを接続してそのコ
レクタを接地することにより上記出力側の高電位による
第１のトランジスタの靜＠破ａｔ位を向上するものであ
る。
第２図は本発明によるエミッタフォロワの出力回路の一
実施例を示し、Ｑ、はｎｐｎ）ランジスタでそのエミッ
タＥ、側が出力端子となり、コレクタＣ３側には抵抗Ｒ
を介して電源電位ｖｃｏがかかる。
実施例を示し、Ｑ、はｎｐｎ）ランジスタでそのエミッ
タＥ、側が出力端子となり、コレクタＣ３側には抵抗Ｒ
を介して電源電位ｖｃｏがかかる。
Ｑ２はｐｎｐ）ランジスタでそのエミッタＥ。
側をＱ、の出力側に接続し、コレクタＣ７側（基板：サ
ブストレート）を接地する。Ｑ、のベースＢ、とＱ２の
ベースＢ、はともにｖｃｃに接続する。
ブストレート）を接地する。Ｑ、のベースＢ、とＱ２の
ベースＢ、はともにｖｃｃに接続する。
このような回路にオ６いて、出力ピンにｖｃｃより高を
位の大電流１．が流れようとする場合、Ｑ２がＯＮする
ことによりＱ２のサブストレート（接地側）に電流Ｉ、
として流れることになり、Ｑ。
位の大電流１．が流れようとする場合、Ｑ２がＯＮする
ことによりＱ２のサブストレート（接地側）に電流Ｉ、
として流れることになり、Ｑ。
の負担がな（なり、したがってＱ、の破壊レベルが高ま
ることになる。
ることになる。
第３図は本発明によるエミッタフォロワの出力回路を一
つの半導体基板に形成した場合を模型的に示す断面図で
あり、第４図は第３図に対応する平面図である。
つの半導体基板に形成した場合を模型的に示す断面図で
あり、第４図は第３図に対応する平面図である。
同図において、ｌはｐ−型Ｓｉ基板（サブストレート）
、２はｎ＋型埋込層、３はエピタキシャルｎ型Ｓｉ層、
４はアイソレーションｐ型層である。このｐ型層４によ
って電気的に分離されたｎ型Ｓｉ層３の一方にｎｐｎ）
ランジスタＱ１、他方にｐｎｐｌ−ランジスタＱ、が形
成される。、５はＱ、のベースとなるｐ型層、６は同エ
ミッタとなるｎ＋匿層、７は同コレクタ取出し部となる
ｎ＋型層である。８はＱ、のエミッタとなる円形のｐ型
層、９は同コレクタとなるｐ型層であってエミッタを囲
むリング状延形成されアイソレーションｐ型層４と一部
で重なって短絡される。１０はＱ。
、２はｎ＋型埋込層、３はエピタキシャルｎ型Ｓｉ層、
４はアイソレーションｐ型層である。このｐ型層４によ
って電気的に分離されたｎ型Ｓｉ層３の一方にｎｐｎ）
ランジスタＱ１、他方にｐｎｐｌ−ランジスタＱ、が形
成される。、５はＱ、のベースとなるｐ型層、６は同エ
ミッタとなるｎ＋匿層、７は同コレクタ取出し部となる
ｎ＋型層である。８はＱ、のエミッタとなる円形のｐ型
層、９は同コレクタとなるｐ型層であってエミッタを囲
むリング状延形成されアイソレーションｐ型層４と一部
で重なって短絡される。１０はＱ。
のベース取出し部である。
第４図において破線は拡散層によるｐｎ接合（表面部）
を示し、ｐｎｐ）ランジスタＱつ側で実線で囲まれハツ
チングした部分は各領域にコンタクトする電極となる金
属膜を示す。同図に示されるように、ｐｎｐトランジス
タＱ、において、円形のエミッタとリング形のコレクタ
との間隔を充分大きくとることにより、ベース・エミッ
タ間耐圧を大きくすることになるうたとえばｐｎｐトラ
ンジスタのベース・エミッタ耐圧は６０数■とすること
ができる。一方、ｎｐｎ）ランジスタのベース・エミッ
タ間耐圧は７■程度である。
を示し、ｐｎｐ）ランジスタＱつ側で実線で囲まれハツ
チングした部分は各領域にコンタクトする電極となる金
属膜を示す。同図に示されるように、ｐｎｐトランジス
タＱ、において、円形のエミッタとリング形のコレクタ
との間隔を充分大きくとることにより、ベース・エミッ
タ間耐圧を大きくすることになるうたとえばｐｎｐトラ
ンジスタのベース・エミッタ耐圧は６０数■とすること
ができる。一方、ｎｐｎ）ランジスタのベース・エミッ
タ間耐圧は７■程度である。
上記実施例中で述べたように、本発明によるエミッタフ
ォロワ出力回路においてはｎｐｎ）ランジスタの出力端
子にこれと相補形のＩ）ｎｐ）ランジスタを追加するこ
とによって、出力側に大電流が流れた場合もこのｐｎｐ
トランジスタがＯＮとなり接地側へ電流がながれること
によりｎｐｎ）ランジスタの破壊レベルを向上しりる。
ォロワ出力回路においてはｎｐｎ）ランジスタの出力端
子にこれと相補形のＩ）ｎｐ）ランジスタを追加するこ
とによって、出力側に大電流が流れた場合もこのｐｎｐ
トランジスタがＯＮとなり接地側へ電流がながれること
によりｎｐｎ）ランジスタの破壊レベルを向上しりる。
この場合、素子としては一素子増加するが、素子の規格
を変えることなく破壊のレベルを向上でき使い易いＩＣ
を提供できる。
を変えることなく破壊のレベルを向上でき使い易いＩＣ
を提供できる。
以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々に変更可
能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々に変更可
能である。
本発明はリニアｌＣ一般に適用することができる。
第４図はこれまでのエミッタフォロワの出力回路の例を
示す回路図である。 第２図は本発明によるエミッタフォロワの出力回路の一
例を示す回路図である。 第３図は本発明によるエミッタフォロワの出力回路を一
つの半導体基体上に形成した場合を模型的に示す断面図
、 第４図は第３図に対応する平面図である。 ■・・・ｐ−型Ｓｉ基板、２・・・ｎ＋型埋込層、３・
・・エピタキシャルｎノｔＢｓ １ＩｔＬ ４・・・
アイソレーショ７ｐｍ層、５・・・ｎｐｎ）ランジスタ
のｐ型ベース、６・・・同ｎ＋型エミッタ、７・・・同
ｎ＋型コレクタ取出し部、８・・・ｐｎｐ）ランジスタ
のｐ型エミッタ、９・・・同ｐ型コレクタ、１０・・・
同ｎ＋型ベース取出し部。 第 １ 図 第 ２ 図 第 ３ 図 ｉ夕 （θ／）
（夕の第 ４ 図 θ／ 々２
示す回路図である。 第２図は本発明によるエミッタフォロワの出力回路の一
例を示す回路図である。 第３図は本発明によるエミッタフォロワの出力回路を一
つの半導体基体上に形成した場合を模型的に示す断面図
、 第４図は第３図に対応する平面図である。 ■・・・ｐ−型Ｓｉ基板、２・・・ｎ＋型埋込層、３・
・・エピタキシャルｎノｔＢｓ １ＩｔＬ ４・・・
アイソレーショ７ｐｍ層、５・・・ｎｐｎ）ランジスタ
のｐ型ベース、６・・・同ｎ＋型エミッタ、７・・・同
ｎ＋型コレクタ取出し部、８・・・ｐｎｐ）ランジスタ
のｐ型エミッタ、９・・・同ｐ型コレクタ、１０・・・
同ｎ＋型ベース取出し部。 第 １ 図 第 ２ 図 第 ３ 図 ｉ夕 （θ／）
（夕の第 ４ 図 θ／ 々２
Claims (1)
- 【特許請求の範囲】 １、第１のトランジスタを有するエミッタフォロワの出
力端子に第１のトランジスタと相補型になる第２のトラ
ンジスタが静電破壊電位向上用として接続されているこ
とを特徴とする半導体集積回路装置。 ２、第１のトランジスタはｎｐｎ）ランジスタであり、
第２のトランジスタはｐｎｐトランジスタである特許請
求の範囲第１項に記載の半導体集積回路装置。 ３、第１のトランジスタ及び第２のトランジスタのベー
スは共２ｍの電源電位に接続されている特許請求の範囲
第１項又は第２項に記載の半導体集積回路装置っ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082738A JPS59208868A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082738A JPS59208868A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208868A true JPS59208868A (ja) | 1984-11-27 |
Family
ID=13782752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082738A Pending JPS59208868A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208868A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102765A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108778A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Transistor |
| JPS5740977A (en) * | 1980-08-25 | 1982-03-06 | Nippon Denso Co Ltd | Semiconductor device |
-
1983
- 1983-05-13 JP JP58082738A patent/JPS59208868A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108778A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Transistor |
| JPS5740977A (en) * | 1980-08-25 | 1982-03-06 | Nippon Denso Co Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102765A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5646433A (en) | Pad protection diode structure | |
| CN101221952B (zh) | 用以保护一内部集成电路的半导体结构及其制造方法 | |
| KR100208632B1 (ko) | 반도체 집적 회로 및 그 제조 방법 | |
| JPH1084098A (ja) | 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 | |
| JPH05503400A (ja) | Ｐｉｓｏ静電的放電保護デバイス | |
| JP2825038B2 (ja) | 半導体装置 | |
| JPS59208868A (ja) | 半導体集積回路装置 | |
| JPS6323335A (ja) | 半導体装置及びその製造方法 | |
| JPH01214055A (ja) | 静電破壊保護装置 | |
| JPS63148671A (ja) | 半導体集積回路装置の静電破壊防止装置 | |
| JPH1074958A (ja) | 半導体集積回路およびその製造方法 | |
| JP3211871B2 (ja) | 入出力保護回路 | |
| JPH0478162A (ja) | 集積回路用保護装置 | |
| JPH04139758A (ja) | 半導体装置およびその製造方法 | |
| JPS6211787B2 (ja) | ||
| JPS58173866A (ja) | 保護回路 | |
| JPS63190374A (ja) | 半導体保護装置 | |
| JPS58186947A (ja) | 半導体装置 | |
| JPS6136711B2 (ja) | ||
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JPH0471274A (ja) | 半導体集積回路 | |
| JPS5935470A (ja) | 半導体装置 | |
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 | |
| JP3275535B2 (ja) | 半導体装置 | |
| JPH0222545B2 (ja) |