JPH0336595A - データ転送制御装置 - Google Patents
データ転送制御装置Info
- Publication number
- JPH0336595A JPH0336595A JP1172221A JP17222189A JPH0336595A JP H0336595 A JPH0336595 A JP H0336595A JP 1172221 A JP1172221 A JP 1172221A JP 17222189 A JP17222189 A JP 17222189A JP H0336595 A JPH0336595 A JP H0336595A
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- JP
- Japan
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- transfer
- address
- display
- data
- frame memory
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- Pending
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- Controls And Circuits For Display Device (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえば、ビットマツプデイスプレィ装置で
ビットマツプメモリの表示データを蓄えるフレームメモ
リへのデータ転送を制御するのに利用可能なデータ転送
制御装置に関するものである。
ビットマツプメモリの表示データを蓄えるフレームメモ
リへのデータ転送を制御するのに利用可能なデータ転送
制御装置に関するものである。
従来の技術
従来のデータ転送制御装置について第２図に示したブロ
ック図を参照して説明する。
ック図を参照して説明する。
ｌは表示ｆａｑ御部、２は表示アドレスバス、３はマル
チプレクサ、４はフレームメモリ、５はメモリデータバ
ス、６はＰ／Ｓ （パラレル／シリアル）変換回路、７
はＣＲＴ、８はブロック転送制御部、９はデイスプレィ
面上の所定の矩形領域のアドレスを発生させるカウンタ
、ｌＯは転送アドレスバス、１１はビットマツプメモリ
、１２はビットマツプメモリ読み出しデータバス、１３
はラッチ回路、１４はフレームメモリ制御部である。
チプレクサ、４はフレームメモリ、５はメモリデータバ
ス、６はＰ／Ｓ （パラレル／シリアル）変換回路、７
はＣＲＴ、８はブロック転送制御部、９はデイスプレィ
面上の所定の矩形領域のアドレスを発生させるカウンタ
、ｌＯは転送アドレスバス、１１はビットマツプメモリ
、１２はビットマツプメモリ読み出しデータバス、１３
はラッチ回路、１４はフレームメモリ制御部である。
以上のように構成されたデータ転送ｉＩＩ御装置につい
て、以下、その動作を説明する。
て、以下、その動作を説明する。
まず、表示制御部１から表示アドレスが出力され、表示
アドレスバス２を経由してマルチプレクサ３に入力され
る。マルチプレクサ３は表示アドレスと転送アドレスを
一定期間ごとに切り換え、フレームメモリ４にアドレス
として与えるものである。表示期間中、マルチプレクサ
３は表示アドレスをフレームメモリ４に与える。フレー
ムメモリ４から表示データが出力され、メモリデータバ
ス５を経由して、Ｐ／Ｓ変換回路６に入力される。Ｐ／
Ｓ変挽回路６は表示データをシリアルに変換して、ＣＲ
Ｔ７に伝達する。
アドレスバス２を経由してマルチプレクサ３に入力され
る。マルチプレクサ３は表示アドレスと転送アドレスを
一定期間ごとに切り換え、フレームメモリ４にアドレス
として与えるものである。表示期間中、マルチプレクサ
３は表示アドレスをフレームメモリ４に与える。フレー
ムメモリ４から表示データが出力され、メモリデータバ
ス５を経由して、Ｐ／Ｓ変換回路６に入力される。Ｐ／
Ｓ変挽回路６は表示データをシリアルに変換して、ＣＲ
Ｔ７に伝達する。
次にブロック転送の場合を説明する。ブロック転送制御
部８の内部にあるカウンタ９から、転送元のアドレスを
転送アドレスバス１０を経由してビットマツプメモリ１
１へ与え、転送元のデータを読み出す。読み出された転
送元のデータは、ビットマツプメモリ読み出しデータバ
ス１２を経由してラッチ回路１３へ入力され一時記憶さ
れる。次に、カウンタ９は転送先のアドレスを発生して
転送アドレスバス１０を経由し、マルチプレクサ３に人
力される。転送期間中、マルチプレクサ３は転送アドレ
スをフレームメモリ４に与える。フレームメモリ４に転
送先アドレスが入力される時、ラッチ回路１３で一時記
憶されていた転送データがメモリデータバス５を経由し
てフレームメモリ４に与えられ、フレームメモリ制御部
１４からの制御信号によって転送データがフレームメモ
リ４に書き込まれる。
部８の内部にあるカウンタ９から、転送元のアドレスを
転送アドレスバス１０を経由してビットマツプメモリ１
１へ与え、転送元のデータを読み出す。読み出された転
送元のデータは、ビットマツプメモリ読み出しデータバ
ス１２を経由してラッチ回路１３へ入力され一時記憶さ
れる。次に、カウンタ９は転送先のアドレスを発生して
転送アドレスバス１０を経由し、マルチプレクサ３に人
力される。転送期間中、マルチプレクサ３は転送アドレ
スをフレームメモリ４に与える。フレームメモリ４に転
送先アドレスが入力される時、ラッチ回路１３で一時記
憶されていた転送データがメモリデータバス５を経由し
てフレームメモリ４に与えられ、フレームメモリ制御部
１４からの制御信号によって転送データがフレームメモ
リ４に書き込まれる。
発明が解決しようとする課題
しかしながら上記のような構成では、転送アドレスが表
示アドレスを追い越してしまう場合、表示画面上にデー
タ転送の途中状態が表示される。
示アドレスを追い越してしまう場合、表示画面上にデー
タ転送の途中状態が表示される。
第３図を用いてこれを説明する。横軸に時間、縦軸に垂
直走査線位置を示し、実線は１フレームの表示区間で、
この場合、■フレーム目スキャンの始点をｔｏ、終点を
ｔｌという記号で時間を示している。また、点線は垂直
帰線区間でｔ２が２フレーム目の始点である。ここで、
垂直走査線位置の第ｅ１ラインから第ｅ２ラインに相当
する区間に新しく描画する画像データを転送する場合を
考える。
直走査線位置を示し、実線は１フレームの表示区間で、
この場合、■フレーム目スキャンの始点をｔｏ、終点を
ｔｌという記号で時間を示している。また、点線は垂直
帰線区間でｔ２が２フレーム目の始点である。ここで、
垂直走査線位置の第ｅ１ラインから第ｅ２ラインに相当
する区間に新しく描画する画像データを転送する場合を
考える。
画像データを転送するとき、フレームメモリ４にデータ
が書き込まれるが、第３図に示すような画面走査とデー
タ転送との関係になると、データ転送が画面走査線を追
越すことになる。これにより表示画面にデータ転送処理
の途中状態が表示されてしまう。画面走査線の水平方向
についても同様である。この、ために、表示画面の乱れ
が起こるという問題点を有していた。
が書き込まれるが、第３図に示すような画面走査とデー
タ転送との関係になると、データ転送が画面走査線を追
越すことになる。これにより表示画面にデータ転送処理
の途中状態が表示されてしまう。画面走査線の水平方向
についても同様である。この、ために、表示画面の乱れ
が起こるという問題点を有していた。
本発明は、上記従来の問題点を解決するもので、ビット
マツプデイスプレィの表示データを蓄えるフレームメモ
リへの画像データ転送による表示画面の乱れやちらつき
をなくすことができるデータ転送制御装置を提供するこ
とを目的とする。
マツプデイスプレィの表示データを蓄えるフレームメモ
リへの画像データ転送による表示画面の乱れやちらつき
をなくすことができるデータ転送制御装置を提供するこ
とを目的とする。
課題を解決するための手段
この目的を達成するために、本発明のデータ転送制御装
置は、ブロック転送制御部内に、転送アドレスと表示ア
ドレスとを常に比較し判定する比較器を設け、転送デー
タを制御する構成を有している。
置は、ブロック転送制御部内に、転送アドレスと表示ア
ドレスとを常に比較し判定する比較器を設け、転送デー
タを制御する構成を有している。
作用
この構成によって、表示と転送とのアドレスを比較判定
をし、転送アドレスが表示アドレスを追い越さないよう
にデータ転送を制御することで、゛画像データ転送によ
る表示画面の乱れや、ちらつきをなくすことができる。
をし、転送アドレスが表示アドレスを追い越さないよう
にデータ転送を制御することで、゛画像データ転送によ
る表示画面の乱れや、ちらつきをなくすことができる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例におけるデータ転送制御装置
のブロック図を示すものである。
のブロック図を示すものである。
第１図において、１は表示制御部、２は表示アドレスバ
ス、３はマルチプレクサ、４はフレームメモリ、５はメ
モリデータバス、６はＰ／Ｓ変換回路、７はＣＲＴ、８
はブロック転送制御部、９はデイスプレィ面上の所定の
矩形領域のアドレスを発生するカウンタ、１０は転送ア
ドレスバス、１１はビットマツプメモリ、１２はビット
マツプメモリ読み出しデータバス、１３はラッチ回路、
１４はフレームメモリ制御部、１５は比較器、１６はフ
レームメモリ制御信号、１７はラッチ回路制御信号、１
８はカウンタ停止信号である。
ス、３はマルチプレクサ、４はフレームメモリ、５はメ
モリデータバス、６はＰ／Ｓ変換回路、７はＣＲＴ、８
はブロック転送制御部、９はデイスプレィ面上の所定の
矩形領域のアドレスを発生するカウンタ、１０は転送ア
ドレスバス、１１はビットマツプメモリ、１２はビット
マツプメモリ読み出しデータバス、１３はラッチ回路、
１４はフレームメモリ制御部、１５は比較器、１６はフ
レームメモリ制御信号、１７はラッチ回路制御信号、１
８はカウンタ停止信号である。
以上のように構成された本実施例のデータ転送制御装置
について以下その動作を説明する。
について以下その動作を説明する。
なお、表示動作の説明は、従来の動作例と同じなので、
第１図の１〜７までの説明を省略する。
第１図の１〜７までの説明を省略する。
ブロック転送の場合、ブロック転送制御部８の内部にあ
るカウンタ９から転送元のアドレスを転送アドレスバス
１０を経由してビットマツプメモリ１１へ与えて転送元
のデータを読み出す。読み出された転送元のデータはビ
ットマツプメモリ読み出しデータバス１２を経由してラ
ッチ回路１３へ入力され一時記憶される。次に、カウン
タ９は転送先のアドレスを発生して、転送アドレスバス
１０を経由しマルチプレクサ３に人力される。転送期間
中、マルチプレクサ３は転送アドレスをフレームメモリ
４に与える。
るカウンタ９から転送元のアドレスを転送アドレスバス
１０を経由してビットマツプメモリ１１へ与えて転送元
のデータを読み出す。読み出された転送元のデータはビ
ットマツプメモリ読み出しデータバス１２を経由してラ
ッチ回路１３へ入力され一時記憶される。次に、カウン
タ９は転送先のアドレスを発生して、転送アドレスバス
１０を経由しマルチプレクサ３に人力される。転送期間
中、マルチプレクサ３は転送アドレスをフレームメモリ
４に与える。
フレームメモリ４に転送先アドレスが入力される時、ラ
ッチ回路１３で一時記憶されていた転送データが、メモ
リデータバス５を経由してフレームメモリ４に与えられ
、フレームメモリ制御部１４からの制御信号によって転
送データがフレームメモリ４に書き込まれる。しかし、
この過程において、第３図に示すような画面走査線とデ
ータ転送との関係、すなわち、データ転送が画面走査線
を追越す場合が起ると、これを防ぐために、ブロック転
送制御部８の内部に比較器１５を設け、常に表示アドレ
スと転送アドレスとを比較し、転送アドレスが表示アド
レスを追越そうとする時、比較器１５からカウンタ９に
カウンタ停止信号１８を、ラッチ回路１３に対してフレ
ームメモリに書き込むためのライト信号をうけつけない
ようなラッチ回路、ＩＱ御倍信号１７、そして、フレー
ムメモリ制御部１４に対してはフレームメモリにライト
停止を行なうようにフレームメモリ制御信号１６を、そ
れぞれ出力し、ラッチ回路１３に一時記憶されている転
送データをフレームメモリ４への書き込みを遅らせるこ
とで、転送アドレスが表示アドレスを追越すことを防ぐ
ことができる。
ッチ回路１３で一時記憶されていた転送データが、メモ
リデータバス５を経由してフレームメモリ４に与えられ
、フレームメモリ制御部１４からの制御信号によって転
送データがフレームメモリ４に書き込まれる。しかし、
この過程において、第３図に示すような画面走査線とデ
ータ転送との関係、すなわち、データ転送が画面走査線
を追越す場合が起ると、これを防ぐために、ブロック転
送制御部８の内部に比較器１５を設け、常に表示アドレ
スと転送アドレスとを比較し、転送アドレスが表示アド
レスを追越そうとする時、比較器１５からカウンタ９に
カウンタ停止信号１８を、ラッチ回路１３に対してフレ
ームメモリに書き込むためのライト信号をうけつけない
ようなラッチ回路、ＩＱ御倍信号１７、そして、フレー
ムメモリ制御部１４に対してはフレームメモリにライト
停止を行なうようにフレームメモリ制御信号１６を、そ
れぞれ出力し、ラッチ回路１３に一時記憶されている転
送データをフレームメモリ４への書き込みを遅らせるこ
とで、転送アドレスが表示アドレスを追越すことを防ぐ
ことができる。
以上のように本実施例によれば、表示アドレスと転送ア
ドレスとを比較する比較器を有して、この比較器から出
力される制御信号によってデータ転送を制御することに
より、表示画面の更新で表示の乱れやちらつきをなくす
ことができる。
ドレスとを比較する比較器を有して、この比較器から出
力される制御信号によってデータ転送を制御することに
より、表示画面の更新で表示の乱れやちらつきをなくす
ことができる。
発明の効果
本発明によれば、データ転送制御部内に表示アドレスと
転送。アドレスとを比較する比較器を設けることにより
、この比較器から出力される制御信号によってデータ転
送を制御・し、ビットマツプデイスプレィの表示データ
を蓄えるフレームメモリへの画像データ転送による表示
画面の乱れを起こさないようにすることができる。
転送。アドレスとを比較する比較器を設けることにより
、この比較器から出力される制御信号によってデータ転
送を制御・し、ビットマツプデイスプレィの表示データ
を蓄えるフレームメモリへの画像データ転送による表示
画面の乱れを起こさないようにすることができる。
第１図は本発明の一実施例データ転送制御装置の構成図
、第２図は従来のデータ転送制御装置の構成図、第３図
は垂直方向の画面の乱れを示す説明図である。 １・・・・・・表示制御部、２・・・・・・表示アドレ
スバス、３・・・・・・マルチプレクサ、４・・・・・
・フレームメモリ、５・・・・・・メモリデータバス、
６・・・・・・Ｐ／Ｓ、７・・・・・・ＣＲＴ、８・・
・・・・ブロック転送制御部、９・・・・・・カウンタ
、１０・・・・・・転送アドレスバス、１１・・・・・
・ビットマツプメモリ、１２・・・・・・ビットマツプ
メモリ読み出しデータバス、１３・・・・・・ラッチ回
路、１４・・・・・・フレームメモリ制御部、１５・・
・・・・比較器、１６・・・・・・フレームメモリ制御
信号、１７・・・・・・ラッチ回路制御信号、１８・・
・・・・カウンタ停止信号。
、第２図は従来のデータ転送制御装置の構成図、第３図
は垂直方向の画面の乱れを示す説明図である。 １・・・・・・表示制御部、２・・・・・・表示アドレ
スバス、３・・・・・・マルチプレクサ、４・・・・・
・フレームメモリ、５・・・・・・メモリデータバス、
６・・・・・・Ｐ／Ｓ、７・・・・・・ＣＲＴ、８・・
・・・・ブロック転送制御部、９・・・・・・カウンタ
、１０・・・・・・転送アドレスバス、１１・・・・・
・ビットマツプメモリ、１２・・・・・・ビットマツプ
メモリ読み出しデータバス、１３・・・・・・ラッチ回
路、１４・・・・・・フレームメモリ制御部、１５・・
・・・・比較器、１６・・・・・・フレームメモリ制御
信号、１７・・・・・・ラッチ回路制御信号、１８・・
・・・・カウンタ停止信号。
Claims (1)
- 表示用メモリに対する表示アドレスと転送アドレスとを
比較する比較器と、前記比較器の出力でビットブロック
転送を制御する手段とを備えたデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172221A JPH0336595A (ja) | 1989-07-04 | 1989-07-04 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172221A JPH0336595A (ja) | 1989-07-04 | 1989-07-04 | データ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336595A true JPH0336595A (ja) | 1991-02-18 |
Family
ID=15937842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1172221A Pending JPH0336595A (ja) | 1989-07-04 | 1989-07-04 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336595A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167085A (ja) * | 1984-09-10 | 1986-04-07 | 三菱電機株式会社 | 画面メモリの書込み制御装置 |
| JPS63200189A (ja) * | 1987-02-16 | 1988-08-18 | 松下電器産業株式会社 | デ−タ転送制御回路 |
-
1989
- 1989-07-04 JP JP1172221A patent/JPH0336595A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167085A (ja) * | 1984-09-10 | 1986-04-07 | 三菱電機株式会社 | 画面メモリの書込み制御装置 |
| JPS63200189A (ja) * | 1987-02-16 | 1988-08-18 | 松下電器産業株式会社 | デ−タ転送制御回路 |
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