JPS61101080A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS61101080A JPS61101080A JP59222060A JP22206084A JPS61101080A JP S61101080 A JPS61101080 A JP S61101080A JP 59222060 A JP59222060 A JP 59222060A JP 22206084 A JP22206084 A JP 22206084A JP S61101080 A JPS61101080 A JP S61101080A
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- Japan
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- fet
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はショットキーゲート電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）に係り、超高速のコンピュータや通信回路
に好適な高性能ＦＥＴを提供することにある。
ＥＳＦＥＴ）に係り、超高速のコンピュータや通信回路
に好適な高性能ＦＥＴを提供することにある。
第１図に従来の高性能ＦＥＴの断面図を示す。
このＦＥＴではＧａＡ、ｓ基板１の表面部に形成された
チャネル層２の上に形成したゲート電極３とｎ＋ソース
／ドレイン領域４，４′とが自己整合されており、寄生
抵抗が低−されることにより高性能化が達成されている
。５，６はそれぞれソース／ドレイン電極である。
チャネル層２の上に形成したゲート電極３とｎ＋ソース
／ドレイン領域４，４′とが自己整合されており、寄生
抵抗が低−されることにより高性能化が達成されている
。５，６はそれぞれソース／ドレイン電極である。
しかしながら、この構造のＦＥＴではゲート長７が１μ
ｍ以下になると第２図に示すように、ゲート長が短くな
るにしたがって、しきい電圧値が負側にずれるという現
象がある。これはＭＥＳＦＥＴの短ゲート効果と称して
おり、原因としてはｎ＋ソース／ドレイン領域の接近に
よって、チャネル層２の下の基板側に電子が注入され、
基板を通してソース５．ドレイン６間に電流が流れるた
めと考えられている。また、この現象が顕著になると、
ピンチオフするに必要なゲート電圧が増加し、ＦＥＴの
性能劣化を生じる。
ｍ以下になると第２図に示すように、ゲート長が短くな
るにしたがって、しきい電圧値が負側にずれるという現
象がある。これはＭＥＳＦＥＴの短ゲート効果と称して
おり、原因としてはｎ＋ソース／ドレイン領域の接近に
よって、チャネル層２の下の基板側に電子が注入され、
基板を通してソース５．ドレイン６間に電流が流れるた
めと考えられている。また、この現象が顕著になると、
ピンチオフするに必要なゲート電圧が増加し、ＦＥＴの
性能劣化を生じる。
これを防ぐ方法としては、特開昭５７−２１１７８３号
や昭５９年度電子通信学会予稿集２４８に提案されてい
るように、ＦＥＴの下部にチャネルストッパとしてｐ型
層８を設け（第３図）、基板１への電流の廻り込みを防
ぐ方法が考えられ、短ゲート効果が著しく低減されるこ
とが報告されている。
や昭５９年度電子通信学会予稿集２４８に提案されてい
るように、ＦＥＴの下部にチャネルストッパとしてｐ型
層８を設け（第３図）、基板１への電流の廻り込みを防
ぐ方法が考えられ、短ゲート効果が著しく低減されるこ
とが報告されている。
このＦＥＴの主な作製手順は以下のとうりである。まず
、ｎ＋リソースドレイン領域用４，４′及びチャネル暦
月のｎ型不純物たとえばＳｉイオンを注入した後、約８
００℃のアニールを行って導電層を形成してから、ｐ型
層８形成を行う。Ｐ型不純物としては、ＭｇやＢｅが用
いられているが、これらは活性化温度が低いとともに、
拡散係数が大きいために、７００℃前後でアニールを行
、う必要があり、ｎ型不純物のアニールの後にＰ型層
を形成するわけである。
、ｎ＋リソースドレイン領域用４，４′及びチャネル暦
月のｎ型不純物たとえばＳｉイオンを注入した後、約８
００℃のアニールを行って導電層を形成してから、ｐ型
層８形成を行う。Ｐ型不純物としては、ＭｇやＢｅが用
いられているが、これらは活性化温度が低いとともに、
拡散係数が大きいために、７００℃前後でアニールを行
、う必要があり、ｎ型不純物のアニールの後にＰ型層
を形成するわけである。
しかしながらこの制約のために、ゲート電極とｎ＋ソー
ス／ドレイン層との自己整合は困難となる。すなわち、
上記の自己整合は一般に耐熱金属ゲートをマスクとして
ｎ＋層用の不純物注入を行゛ うことによってなされて
おり、ｎ１層形成時にはすでにゲート電極が形成されて
おり、第３図に示すゲート電極の下にｐ型層の形成され
た構造のＦＥＴを自己整合によって形成することは困難
である。
ス／ドレイン層との自己整合は困難となる。すなわち、
上記の自己整合は一般に耐熱金属ゲートをマスクとして
ｎ＋層用の不純物注入を行゛ うことによってなされて
おり、ｎ１層形成時にはすでにゲート電極が形成されて
おり、第３図に示すゲート電極の下にｐ型層の形成され
た構造のＦＥＴを自己整合によって形成することは困難
である。
本発明の目的は、従来のｐ型層理込み型ＦＥＴの上記の
問題を解決し、自己整合型ＦＥＴにおいてｐ型層形成を
可能とし、短ゲート効果の小さい高性能のＦＥＴを提供
することを目的とする。
問題を解決し、自己整合型ＦＥＴにおいてｐ型層形成を
可能とし、短ゲート効果の小さい高性能のＦＥＴを提供
することを目的とする。
本発明においては、第４図に示すように耐熱金属ゲート
３に自己整合してｎ＋層用４，４′のイオン注入をし、
活性化用のアニールを行った後、上記のゲート３をマス
クとしてｐ型不純物の注入を行い、チャネル層の側面部
にｐ型層９，９′を形成した構造を達成し、ｎ“ソース
領域から基板への電子の注入を防止することにより、短
チヤネル効果を防止し、高性能のＦＥＴを得た。
３に自己整合してｎ＋層用４，４′のイオン注入をし、
活性化用のアニールを行った後、上記のゲート３をマス
クとしてｐ型不純物の注入を行い、チャネル層の側面部
にｐ型層９，９′を形成した構造を達成し、ｎ“ソース
領域から基板への電子の注入を防止することにより、短
チヤネル効果を防止し、高性能のＦＥＴを得た。
実施例１
以下、本発明の第一の実施例を第５図により説明する。
本実施例はＧ ａ Ａ ｓ基板上に形成した自己整合型
Ｍ’ＥＳＦＥＴに本発明を適用した例であるが、基板と
してはＧ ａ Ａ ｓに限らず、Ｉ’ｎＰ、 ＩｎＧａ
ＡｓやＧａＡＱＡｓ、ＩｎＧａＡｓＰ等の化合物半導体
や５ｉＧｅ等の半導体を用いてもよい。
Ｍ’ＥＳＦＥＴに本発明を適用した例であるが、基板と
してはＧ ａ Ａ ｓに限らず、Ｉ’ｎＰ、 ＩｎＧａ
ＡｓやＧａＡＱＡｓ、ＩｎＧａＡｓＰ等の化合物半導体
や５ｉＧｅ等の半導体を用いてもよい。
第５図は、本実施例の素子の作製プロセスと完成時の断
面構造を示す。本実施例の素子作製にあたっては、まず
第５図（ａ）に示すように、フォトレジスト膜１０のパ
ターンをマスクとしてイオン注入を行い、Ｇ ａ Ａ
ｓ基板１上にチャネル２を形成する。注入イオンとして
はＳｉ＋を使用し、注入エネルギーは３０ＫｅＶ、ドー
ス量はノーマリオフ型の場合２．５ ＸＩＯ”■−２
、ノーマリオン型の場合５ 、５ Ｘ １０１２ａ１
１−２テある。１ｏはＦＥＴの領域外をマスクするため
のホトレジスト膜である。このイオン打込み層２は、こ
の後アニールによって活性化する。アニールは通常行わ
れている条件（８００’Ｃ，１５分）でよい。雰囲気は
Ａ ｓ Ｈ３ガスとＨ２ガスの混合ガスとする。
面構造を示す。本実施例の素子作製にあたっては、まず
第５図（ａ）に示すように、フォトレジスト膜１０のパ
ターンをマスクとしてイオン注入を行い、Ｇ ａ Ａ
ｓ基板１上にチャネル２を形成する。注入イオンとして
はＳｉ＋を使用し、注入エネルギーは３０ＫｅＶ、ドー
ス量はノーマリオフ型の場合２．５ ＸＩＯ”■−２
、ノーマリオン型の場合５ 、５ Ｘ １０１２ａ１
１−２テある。１ｏはＦＥＴの領域外をマスクするため
のホトレジスト膜である。このイオン打込み層２は、こ
の後アニールによって活性化する。アニールは通常行わ
れている条件（８００’Ｃ，１５分）でよい。雰囲気は
Ａ ｓ Ｈ３ガスとＨ２ガスの混合ガスとする。
次に、上記のチャネル層上に、ホトリソグラフィプロセ
スを用いて笠１２付きの耐熱金属ゲート１１を形成する
（第５図（ｂ））。耐熱金属ゲート１１にはＣｖＤ（熱
分解化学蒸着）で形成したＷＳｉ合金膜を、笠には同じ
＜ＣＶＤで形成したＳ ｉ Ｏ２膜を用い、それぞれを
ホトレジストのパターン１３をマスクとして反応性ドラ
イエツチングによってパターン形成を行う。ＳｉＯ２膜
のエツチングにはＣＦ４＋Ｈ２ガス、ＷＳｉのエツチン
グにはＮＦ３ガスを使用する。耐熱金属ゲートとしては
上記の材料以外に、スパッタＷ Ｓ ｉ ＋ＣＶＤ−Ｗ
、スパッタＷ 、 Ｍ ｏ Ｓ ｉ 、 Ｔ ｉ Ｗ等
を使用してもよい。また、笠１２としては、上記の材料
以外に、Ｓ ｉ Ｎ４． Ａ Ｑ Ｎ Ａ Ｑ２０３の
絶縁膜やＡＱ、Ｔ１Ｎｉ等の金属膜でもよい。ただし、
ＡＱを構成物質とする膜のエツチングには塩素の入った
ガス、たとえばＣＣ０２Ｆ２等のガスが必要である。ま
た、ホトシスト膜のみで笠を形成してもよい。
スを用いて笠１２付きの耐熱金属ゲート１１を形成する
（第５図（ｂ））。耐熱金属ゲート１１にはＣｖＤ（熱
分解化学蒸着）で形成したＷＳｉ合金膜を、笠には同じ
＜ＣＶＤで形成したＳ ｉ Ｏ２膜を用い、それぞれを
ホトレジストのパターン１３をマスクとして反応性ドラ
イエツチングによってパターン形成を行う。ＳｉＯ２膜
のエツチングにはＣＦ４＋Ｈ２ガス、ＷＳｉのエツチン
グにはＮＦ３ガスを使用する。耐熱金属ゲートとしては
上記の材料以外に、スパッタＷ Ｓ ｉ ＋ＣＶＤ−Ｗ
、スパッタＷ 、 Ｍ ｏ Ｓ ｉ 、 Ｔ ｉ Ｗ等
を使用してもよい。また、笠１２としては、上記の材料
以外に、Ｓ ｉ Ｎ４． Ａ Ｑ Ｎ Ａ Ｑ２０３の
絶縁膜やＡＱ、Ｔ１Ｎｉ等の金属膜でもよい。ただし、
ＡＱを構成物質とする膜のエツチングには塩素の入った
ガス、たとえばＣＣ０２Ｆ２等のガスが必要である。ま
た、ホトシスト膜のみで笠を形成してもよい。
この笠はソース／ドレイン領域４，４′形成のためのイ
オン注入１４を行う際のマスクであり、この笠によって
ソース／ドレイン領域４．４’ とゲート電極１１とを
空間的に分離し、ゲート耐圧の劣化を防止する。この目
的にはこの笠のつばの部分１５の長さは０．２〜０．３
μｍが適当である（第５図（Ｃ））。このイオン注入の
条件は、１００ＫｅＶ、 ２ Ｘ １０１３ａｎ−”で
あり、この後７５０℃。
オン注入１４を行う際のマスクであり、この笠によって
ソース／ドレイン領域４．４’ とゲート電極１１とを
空間的に分離し、ゲート耐圧の劣化を防止する。この目
的にはこの笠のつばの部分１５の長さは０．２〜０．３
μｍが適当である（第５図（Ｃ））。このイオン注入の
条件は、１００ＫｅＶ、 ２ Ｘ １０１３ａｎ−”で
あり、この後７５０℃。
２０分のアニールにより活性化する。１０′は１０と同
様イオン注入用のホトレジストのマスクである。このア
ニールは、ＡＱＮ等の保護膜を使用するかＡｓＨ，ガス
零囲気中で行う。また、フラッシュランプなどを使用し
た、高温（９５０〜１００℃）短時間（５〜３０秒）の
アニールで活性化してもよい。
様イオン注入用のホトレジストのマスクである。このア
ニールは、ＡＱＮ等の保護膜を使用するかＡｓＨ，ガス
零囲気中で行う。また、フラッシュランプなどを使用し
た、高温（９５０〜１００℃）短時間（５〜３０秒）の
アニールで活性化してもよい。
次に、笠１４を除去した後、ｐ型層１６．１６’を形成
する不純物イオン１７を注入する（第５図（ｄ））。不
純物イオンとしてはＢｅを使用し、注入条件は６０ Ｋ
ｅ Ｖ ｓ ２ Ｘ １０ ” ■−” テある。
する不純物イオン１７を注入する（第５図（ｄ））。不
純物イオンとしてはＢｅを使用し、注入条件は６０ Ｋ
ｅ Ｖ ｓ ２ Ｘ １０ ” ■−” テある。
この時の注入層の中心深さは約０．１６μｍである。
また、とのドース量の場合、２層は空乏化されるので容
量は半絶縁性のＧ ａ Ａ ｓ基板と比べて、実質的に
増加しない。このイオン注入の後７００℃。
量は半絶縁性のＧ ａ Ａ ｓ基板と比べて、実質的に
増加しない。このイオン注入の後７００℃。
２０分の条件でアニールを行う。１０“は１０と同様イ
オン注入用のホトレジストのマスクである。
オン注入用のホトレジストのマスクである。
雰囲気は上記のソース／ドレイン領域４，４′の場合と
同様であり、また、上記の高温短時間アニールで、同時
にソース／ドレイン領域４．４’ とｐ型層１６．１６
’ をアニールしてもよい。また、ｐ型層形成用の不純
物イオンとしては、ＭｇやＣを用いてもよく、同様のア
ニールによってｐ型層形成が可能である。
同様であり、また、上記の高温短時間アニールで、同時
にソース／ドレイン領域４．４’ とｐ型層１６．１６
’ をアニールしてもよい。また、ｐ型層形成用の不純
物イオンとしては、ＭｇやＣを用いてもよく、同様のア
ニールによってｐ型層形成が可能である。
最後に、ソース／ドレイン領域上に通常のリフトオフプ
ロセスによってソース／ドレイン電極５゜６を形成して
ＦＥＴを完成する。
ロセスによってソース／ドレイン電極５゜６を形成して
ＦＥＴを完成する。
以上のプロセスによって、ｎ１ソース／ドレイン領域４
，４′を取り囲む形にｐ型層１６．１６’が形成され、
ソース領域から基板１へのキャリアの注入が防がれるた
め、短ゲート効果の少ないＦＥＴ形成が可能となる。
，４′を取り囲む形にｐ型層１６．１６’が形成され、
ソース領域から基板１へのキャリアの注入が防がれるた
め、短ゲート効果の少ないＦＥＴ形成が可能となる。
実施例２
以下、本発明の第二の実施例を第６図を用いて説明する
。本実施例と第一実施例と異なる点は、（８）
・ ソース／ドレイン領域形成のみが異なり、他の点すなわ
ち、使用基板、電極形成、ｐ型層形成等は同じであるた
め、ソース／ドレイン領域形成についてのみ詳細に説明
する。
。本実施例と第一実施例と異なる点は、（８）
・ ソース／ドレイン領域形成のみが異なり、他の点すなわ
ち、使用基板、電極形成、ｐ型層形成等は同じであるた
め、ソース／ドレイン領域形成についてのみ詳細に説明
する。
本実施例の特徴は、第６図（ｄ）に示すようにソース／
ドレイン領域を低抵抗領域１９／１９’と準低抵抗領域
２０／２０’の２段階に形成し、ゲート耐圧を高めると
ともに、短ゲート効果を押えている点にある。
ドレイン領域を低抵抗領域１９／１９’と準低抵抗領域
２０／２０’の２段階に形成し、ゲート耐圧を高めると
ともに、短ゲート効果を押えている点にある。
本実施例のＦＥＴの作成にあたっては、まずチャネル層
２を形成した後、ホトレジストパターン１８．１８’
をマスクとして第１ソース／ドレイン領域１９／１９’
用のイオン注入を行う。従ってこの領域１９／１９’は
ゲート電極とは自己整合されていないが、ゲート電極の
ない状態でアニールが可能であるため、高温でのアニー
ルができ、低抵抗の領域が形成可能となる。注入イオン
をＳｉ” とし、１００ Ｋ ｅ Ｖ、 ２ Ｘ １０
１３ａｎ−”（７）注入を行った場合、８００℃、１５
分のアニールで１３０Ω／口という低いシート抵抗が得
られる（第６図（ａ））。但し、ゲート電極とは、マス
クアライナのみで位置合わせを行うため、合わせ精度の
裕度を見てゲート電極との間隔を取る必要があり、１／
１０縮少投影露光装置を用いた場合、約１μｍ離す必要
がある。電子ビーム露光装置を利用するとゲート長０．
５ μｍとして約０．５μｍずつ離すことは容易である
。この方法を採用することは任意である。
２を形成した後、ホトレジストパターン１８．１８’
をマスクとして第１ソース／ドレイン領域１９／１９’
用のイオン注入を行う。従ってこの領域１９／１９’は
ゲート電極とは自己整合されていないが、ゲート電極の
ない状態でアニールが可能であるため、高温でのアニー
ルができ、低抵抗の領域が形成可能となる。注入イオン
をＳｉ” とし、１００ Ｋ ｅ Ｖ、 ２ Ｘ １０
１３ａｎ−”（７）注入を行った場合、８００℃、１５
分のアニールで１３０Ω／口という低いシート抵抗が得
られる（第６図（ａ））。但し、ゲート電極とは、マス
クアライナのみで位置合わせを行うため、合わせ精度の
裕度を見てゲート電極との間隔を取る必要があり、１／
１０縮少投影露光装置を用いた場合、約１μｍ離す必要
がある。電子ビーム露光装置を利用するとゲート長０．
５ μｍとして約０．５μｍずつ離すことは容易である
。この方法を採用することは任意である。
次に、第一実施例と同様にしてゲート電極１１形成を行
い（第６図（ｂ））、これをマスクとして第２ソース／
ドレイン領域２０／２０’用のイオン注入を行う。イオ
ン注入条件は、３ ｉ＋。
い（第６図（ｂ））、これをマスクとして第２ソース／
ドレイン領域２０／２０’用のイオン注入を行う。イオ
ン注入条件は、３ ｉ＋。
６０ Ｋ ｅ Ｖ、 ８ Ｘ １０”ａｎ−”である。
またアニール条件は第一実施例と同様７５０℃、２０分
であり、これによって４００〜５００Ω／口のシート抵
抗でかつ、浅いソース／ドレイン領域が得られる。
であり、これによって４００〜５００Ω／口のシート抵
抗でかつ、浅いソース／ドレイン領域が得られる。
次に、第一実施例と同様にしてｐ型層１６／１６′ （
第６図（Ｃ））形成とソース／ドレイン電極５，６形成
（第６図（ｄ））を経てＦＥＴを完成する。
第６図（Ｃ））形成とソース／ドレイン電極５，６形成
（第６図（ｄ））を経てＦＥＴを完成する。
以上、実施例を用いて説明して来たように、本発明によ
れば、耐熱ゲート金属を用いてゲート電極とソース／ド
レイン領域との自己整合されたＦＥＴにおいて、上記ソ
ース／ドレイン領域をｐ型領域で包むことができ、短ゲ
ート効果の少ない高性能のＦＥＴ作製が可能となる。
れば、耐熱ゲート金属を用いてゲート電極とソース／ド
レイン領域との自己整合されたＦＥＴにおいて、上記ソ
ース／ドレイン領域をｐ型領域で包むことができ、短ゲ
ート効果の少ない高性能のＦＥＴ作製が可能となる。
また、ｎ型チャネル及びｎ＋型ソース／ドレイン領域用
の活性化アニールの後、ｐ型層のアニールが可能なため
、この層のみの活性化に必要な低温のアニールが可能で
あり、アニール時のｐ型層の拡散が押えられるため、し
きい電圧の制御性のよい安定したプロセスが形成できる
。
の活性化アニールの後、ｐ型層のアニールが可能なため
、この層のみの活性化に必要な低温のアニールが可能で
あり、アニール時のｐ型層の拡散が押えられるため、し
きい電圧の制御性のよい安定したプロセスが形成できる
。
第１図は従来の自己整合型ＦＥＴの断面図、第２図はそ
の短ゲート効果の説明する図、第３図はｐ型層を埋込ん
だＦＥＴの断面図、第４図は本発明の説明する図、第５
図および第６図は本発明の第一、二の実施例のＦＥＴの
作製手順を示す断面図である。 １・・・半導体基板、２・・・チャネル層、３・・・ゲ
ート電極、４’／４’ 、１９／１９’ 、２０／２０
’ ・・・ソース／ドレイン領域、５，６・・・ソース
／ドレイン電極、１６／１６’・・・ｐ型埋込み層。 栂 、 Ｃつ ！士釈
ｆ 茅 ５ 図 篤６ 口 １６ ゝ１
の短ゲート効果の説明する図、第３図はｐ型層を埋込ん
だＦＥＴの断面図、第４図は本発明の説明する図、第５
図および第６図は本発明の第一、二の実施例のＦＥＴの
作製手順を示す断面図である。 １・・・半導体基板、２・・・チャネル層、３・・・ゲ
ート電極、４’／４’ 、１９／１９’ 、２０／２０
’ ・・・ソース／ドレイン領域、５，６・・・ソース
／ドレイン電極、１６／１６’・・・ｐ型埋込み層。 栂 、 Ｃつ ！士釈
ｆ 茅 ５ 図 篤６ 口 １６ ゝ１
Claims (1)
- 【特許請求の範囲】 １、耐熱金属ゲートにソース／ドレイン電極を自己整合
させて形成することを特徴とする電界効果トランジスタ
であつて、上記ソース／ドレイン領域の下部に該領域を
包むようにｐ型層を形成したことを特徴とする電界効果
トランジスタ。 ２、特許請求の範囲第１項記載の電界効果トランジスタ
において、ｐ型層を耐熱金属ゲートに自己整合させて形
成されたことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222060A JP2550013B2 (ja) | 1984-10-24 | 1984-10-24 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222060A JP2550013B2 (ja) | 1984-10-24 | 1984-10-24 | 電界効果トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27524891A Division JPH0513444A (ja) | 1991-10-23 | 1991-10-23 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101080A true JPS61101080A (ja) | 1986-05-19 |
| JP2550013B2 JP2550013B2 (ja) | 1996-10-30 |
Family
ID=16776474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222060A Expired - Lifetime JP2550013B2 (ja) | 1984-10-24 | 1984-10-24 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550013B2 (ja) |
Cited By (7)
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|---|---|---|---|---|
| JPS61222270A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS62206884A (ja) * | 1986-03-07 | 1987-09-11 | Toshiba Corp | 電界効果型半導体装置及びその製造方法 |
| JPS6338264A (ja) * | 1986-08-01 | 1988-02-18 | Honda Motor Co Ltd | 電界効果トランジスタおよびその製造方法 |
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| US6037619A (en) * | 1997-03-11 | 2000-03-14 | Kabushiki Kaisha Toshiba | Field effect transistor and high-frequency power amplifier having same |
| US6134424A (en) * | 1996-10-04 | 2000-10-17 | Kabushiki Kaisha Toshiba | High-frequency power amplifier and mobile communication device using same |
| JP2009128100A (ja) * | 2007-11-21 | 2009-06-11 | Krautkramer Japan Co Ltd | 超音波探傷装置とその探触子ホルダ及び超音波探傷方法 |
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| JPS59147464A (ja) * | 1983-02-10 | 1984-08-23 | Nec Corp | 電界効果トランジスタ |
-
1984
- 1984-10-24 JP JP59222060A patent/JP2550013B2/ja not_active Expired - Lifetime
Patent Citations (5)
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Also Published As
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|---|---|
| JP2550013B2 (ja) | 1996-10-30 |
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