JPH0425704B2 - - Google Patents
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- Publication number
- JPH0425704B2 JPH0425704B2 JP57093345A JP9334582A JPH0425704B2 JP H0425704 B2 JPH0425704 B2 JP H0425704B2 JP 57093345 A JP57093345 A JP 57093345A JP 9334582 A JP9334582 A JP 9334582A JP H0425704 B2 JPH0425704 B2 JP H0425704B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- island
- conductivity type
- island region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はサイリスタ寄生効果を除去する半導体
集積回路に関する。
集積回路に関する。
第１図に示す如く、Ｐ型の半導体基板１と、そ
の上に積層されるＮ型エピタキシヤル層２と、エ
ピタキシヤル層２を各島領域３，４に分離する
P+型分離領域５と、第１の島領域３表面に拡散
されたP+型拡散領域６と、第２の島領域４表面
に拡散されたN+型の拡散領域７とを備えた半導
体集積回路に於いては、両拡散領域６，７間にサ
イリスタ寄生効果を発生するおそれがある。
の上に積層されるＮ型エピタキシヤル層２と、エ
ピタキシヤル層２を各島領域３，４に分離する
P+型分離領域５と、第１の島領域３表面に拡散
されたP+型拡散領域６と、第２の島領域４表面
に拡散されたN+型の拡散領域７とを備えた半導
体集積回路に於いては、両拡散領域６，７間にサ
イリスタ寄生効果を発生するおそれがある。
すなわちP+型拡散領域６として高電位にバイ
アスされるラテラル型トランジスタのエミツタあ
るいはコレクタ領域またはＰ型拡散抵抗の場合
で、N+型拡散領域７として低電位にバイアスさ
れるトンネル抵抗あるいはエピタキシヤル抵抗端
子の場合には、P+型拡散領域６、Ｎ型の第１の
島領域３、P+型の分離領域５、Ｎ型の第２の島
領域でPNPNの自己バイアス型の寄生サイリス
タを形成し、寄生サイリスタがターンオンして矢
印の如く寄生電流が流れる。
アスされるラテラル型トランジスタのエミツタあ
るいはコレクタ領域またはＰ型拡散抵抗の場合
で、N+型拡散領域７として低電位にバイアスさ
れるトンネル抵抗あるいはエピタキシヤル抵抗端
子の場合には、P+型拡散領域６、Ｎ型の第１の
島領域３、P+型の分離領域５、Ｎ型の第２の島
領域でPNPNの自己バイアス型の寄生サイリス
タを形成し、寄生サイリスタがターンオンして矢
印の如く寄生電流が流れる。
第２図は寄生サイリスタの等価回路図であり、
Tr1はP+型拡散領域６Ｎ型の第１の島領域３およ
びP+型の分離領域５で形成されるPNPトランジ
スタであり、Tr2はＮ型の第１の島領域３P+型の
分離領域５およびＮ型の第２の島領域４で形成さ
れるNPNトランジスタである。
Tr1はP+型拡散領域６Ｎ型の第１の島領域３およ
びP+型の分離領域５で形成されるPNPトランジ
スタであり、Tr2はＮ型の第１の島領域３P+型の
分離領域５およびＮ型の第２の島領域４で形成さ
れるNPNトランジスタである。
斯る寄生サイリスタ効果は半導体基板１とコン
タクトしている接地端子より先に電源端子をソケ
ツトに挿入したときに発生して基板電位が上が
り、接地端子をソケツトに挿入しても数100ｍＡ
の電流が流れ続ける。
タクトしている接地端子より先に電源端子をソケ
ツトに挿入したときに発生して基板電位が上が
り、接地端子をソケツトに挿入しても数100ｍＡ
の電流が流れ続ける。
本発明は斯る欠点に鑑みてなされ、従来のサイ
リスタ寄生効果を防止する半導体集積回路を提供
するものである。以下に第３図および第４図を参
照して本発明の実施例を詳述する。
リスタ寄生効果を防止する半導体集積回路を提供
するものである。以下に第３図および第４図を参
照して本発明の実施例を詳述する。
本発明に依る半導体集積回路は第３に示す如
く、Ｐ型の半導体基板１１と、その上に積層され
るＮ型のエピタキシヤル層１２と、エピタキシヤ
ル層１２を各島領域１３，１４にPN分離するP+
型分離領域１５と、第１の島領域１３表面に設け
たP+型拡散領域１６と、第２の島領域１４表面
に設けたN+型拡散領域１７と、本発明の特徴と
するシヨツトキーバリアダイオード１８，１８よ
り構成される。
く、Ｐ型の半導体基板１１と、その上に積層され
るＮ型のエピタキシヤル層１２と、エピタキシヤ
ル層１２を各島領域１３，１４にPN分離するP+
型分離領域１５と、第１の島領域１３表面に設け
たP+型拡散領域１６と、第２の島領域１４表面
に設けたN+型拡散領域１７と、本発明の特徴と
するシヨツトキーバリアダイオード１８，１８よ
り構成される。
シヨツトキーバリアダイオード１８は第１およ
び第２の島領域１３，１４表面に形成される。す
なわち、第１および第２の島領域１３，１４表面
の酸化膜１９を選択的に除去してアルミニウム層
を蒸着して形成する。斯る第１の島領域１３のシ
ヨツトキーバリアダイオード１８はP+型拡散領
域１６と第１の島領域１３間に順方向に接続さ
れ、第２の島領域１４のシヨツトキーバリアダイ
オード１８は隣接する第１と第２の島領域１３，
１４間の分離領域１５と第２の島領域１４間に順
方向に接続する。斯る接続手段としては第３図の
如く蒸着アルミニウムに依れば良い。
び第２の島領域１３，１４表面に形成される。す
なわち、第１および第２の島領域１３，１４表面
の酸化膜１９を選択的に除去してアルミニウム層
を蒸着して形成する。斯る第１の島領域１３のシ
ヨツトキーバリアダイオード１８はP+型拡散領
域１６と第１の島領域１３間に順方向に接続さ
れ、第２の島領域１４のシヨツトキーバリアダイ
オード１８は隣接する第１と第２の島領域１３，
１４間の分離領域１５と第２の島領域１４間に順
方向に接続する。斯る接続手段としては第３図の
如く蒸着アルミニウムに依れば良い。
斯る本発明の構造の等価回路図は第４図の如く
なる。すなわち、Tr1はP+型拡散領域１６Ｎ型の
第１の島領域１３およびP+型の分離領域１５で
形成されるPNPトランジスタであり、Tr2はＮ型
の第１の島領域１３P+型の分離領域１５および
Ｎ型の第２の島領域１４で形成されるNPNトラ
ンジスタであり、SD1は第１の島領域１３に形成
されるシヨツトキーバリアダイオードであり、
SD2は第２の島領域１４に形成されるシヨツトキ
ーバリアダイオードである。この回路ではTr1の
ベースエミツタ間はSD1によつて順バイアスされ
て約0.3Vに保持されるので、Tr1はオンしない。
またTr2のベースエミツタ間はSD2によつて同様
に約0.3Vに保持されるのでTr2もオンしない。
なる。すなわち、Tr1はP+型拡散領域１６Ｎ型の
第１の島領域１３およびP+型の分離領域１５で
形成されるPNPトランジスタであり、Tr2はＮ型
の第１の島領域１３P+型の分離領域１５および
Ｎ型の第２の島領域１４で形成されるNPNトラ
ンジスタであり、SD1は第１の島領域１３に形成
されるシヨツトキーバリアダイオードであり、
SD2は第２の島領域１４に形成されるシヨツトキ
ーバリアダイオードである。この回路ではTr1の
ベースエミツタ間はSD1によつて順バイアスされ
て約0.3Vに保持されるので、Tr1はオンしない。
またTr2のベースエミツタ間はSD2によつて同様
に約0.3Vに保持されるのでTr2もオンしない。
以上に詳述した如く、本発明では第１および第
２の島領域１３，１４にシヨツトキーバリアダイ
オードSD1，SD2を形成し、寄生トランジスタ
Tr1，Tr2のベースエミツタを約0.3Vにバイアス
するだけで、完全に寄生サイリスタ効果を防止で
きる有益なものである。また本発明は製造上何ら
新たな工程を付加することなく実現できる利点を
有する。
２の島領域１３，１４にシヨツトキーバリアダイ
オードSD1，SD2を形成し、寄生トランジスタ
Tr1，Tr2のベースエミツタを約0.3Vにバイアス
するだけで、完全に寄生サイリスタ効果を防止で
きる有益なものである。また本発明は製造上何ら
新たな工程を付加することなく実現できる利点を
有する。
第１図は従来例を説明する断面図、第２図は従
来の等価回路図、第３図は本発明を説明する断面
図、第４図は本発明の等価回路図である。 主な図番の説明、１１……Ｐ型の半導体基板、
１２……Ｎ型のエピタキシヤル層、１３，１４…
…第１および第２の島領域、１５……P+型の分
離領域、１６……P+型の拡散領域、１８……シ
ヨツトキーバリアダイオードである。
来の等価回路図、第３図は本発明を説明する断面
図、第４図は本発明の等価回路図である。 主な図番の説明、１１……Ｐ型の半導体基板、
１２……Ｎ型のエピタキシヤル層、１３，１４…
…第１および第２の島領域、１５……P+型の分
離領域、１６……P+型の拡散領域、１８……シ
ヨツトキーバリアダイオードである。
Claims (1)
- １ 一導電型の半導体基板と該基板上に設けられ
た逆導電型のエピタキシヤル層と該エピタキシヤ
ル層を複数の島領域に分離する一導電型の分離領
域とを備え、第１の島領域表面の一導電型の拡散
領域と隣接する第２の島領域表面の逆導電型の拡
散領域との間でサイリスタ寄生効果を生ずる半導
体集積回路に於いて、第１および第２の島領域表
面にシヨツトキーバリアダイオードを設け、該ダ
イオードを前記一導電型の拡散領域と第１の島領
域間および前記分離領域と第２の島領域間に接続
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093345A JPS58210658A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093345A JPS58210658A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58210658A JPS58210658A (ja) | 1983-12-07 |
| JPH0425704B2 true JPH0425704B2 (ja) | 1992-05-01 |
Family
ID=14079674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57093345A Granted JPS58210658A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210658A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399783A (en) * | 1977-02-10 | 1978-08-31 | Hewlett Packard Yokogawa | Ic with schottky barrier diode |
| JPS5433681A (en) * | 1977-08-22 | 1979-03-12 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-05-31 JP JP57093345A patent/JPS58210658A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58210658A (ja) | 1983-12-07 |
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