JPH0338059A - 集積回路装置用ｄｍｏｓトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置とくにゲートアレイ用集積回路装
置に適する二重拡散形であるＤＭＯＳトランジスタに関
する。

〔従来の技術〕

ＭＯ３集積回路装置の用途拡大に伴い、ディジタル信号
等の低電圧信号を扱うだけでなく、高電圧下で動作する
負荷を駆動する用途が拡大しつつあり、高耐圧用のＭＯ
Ｓ）ランジスタが出力回路部に組み込まれることが多く
なって来た。かかる出力回路用には高耐圧で製作が容易
なりＭＯＳと称される二重拡散形電界効果トランジスタ
が用いられることが多い、以下、このＤＭＯＳトランジ
スタの概要を第６図の断面図と第７図の適用回路例を参
照しながら説明する。

第６図は第７図のプツシニブル出力回路に対応してＰチ
ャネルおよびｎチャネルＤＭＯ３）ランジスタｔｐおよ
びＴｏ＠ｐ形の基板ｌ内に組み込んだ例を示す、ｐチャ
ネルＤＭＯ３）ランジスタｒｐ側では、ゲート酸化１１
１１１１上にゲー）２ｐが設けられ、その左側部ではｎ
形のチャネル形成ＩＪ４１とＰ形のソース層４２からな
る二重拡散層が、右側部ではｐ形のドレイン層４３がそ
れぞれゲー）２ｐをマスクとするイオン注入法を利用し
て作り込まれる。

ｎチャネルＤＭＯＳトランジスタＴｎ側では、まずｎ形
のウェル４４を基板ｌの表面から拡散して置いた上で、
上述と同様にゲート２ｎをマスクとしてその右側部では
Ｐ形のチャネル形成層４５とｎ形のソース層４６からな
る二重拡散層が、左側部ではｎ形のドレイン層４７がそ
れぞれイオン注入法を利用して作り込まれる０以上の内
、ｎ形のチャネル形成層４１およびｐ形のチャネル形成
層４５がそのゲー）２ｐおよび２ｎの下側部分にｐ形お
よびｎ形のチャネルが形成されるサブストレートであっ
て、外部接続用にそれらと同じ導電形のｎ形のサブスト
レート接続層４８およびｐ形のサブストレート接続層４
９がそれぞれ作り込まれる。

この集積回路用チップの表面は通例のように酸化膜１２
と層間絶縁膜１３により覆われ、それらに明けた窓を介
して各半導体層に接触する電極１１１４により各ＤＭＯ
ＳトランジスタのソースＳ、ドレインＤ、ゲートＧ等の
端子が導出される。なお、この例では各サブストレート
接続端子は対応するソース端子Ｓと接続される。

第７図の出力回路は、１対の出力トランジスタとしてこ
れら相補ＤＭＯＳ）ランジスタＴｐおよびＴｎを１対の
電源電位点Ｖと基準電位点Ｅの間に直列接続し、相互接
続点から高電圧の出力電圧シＯを取り出すブッシェブル
回路であって、集積回路内の信号処理部から受ける５ｖ
程度の低電圧のディジタル入力信号５１の％、　’Ｌｌ
に応じて再出力トランジスタを交互に開閉動作させ、入
力信号Ｓｔと同じ論理状層のただし高電圧の出力電圧Ｖ
ｏを負荷に与えるものである。このため、この例では入
力信号Ｓｉの補信号により、基準電位点Ｅ側のれチャネ
ルＤＭＯ３）ランジスタＴｏのゲートは直接に、高電圧
側である電源電位点部側のｐチャネルＤＭＯＳトランジ
スタミルのゲートはレベルシフト回路３３を介してそれ
ぞれ制御される。

第６図の上部にはこの出力回路に対応する端子接続の様
子が示されており、図示のように両ＤＭＯＳ）ランジス
タのソースＳは電源電位点■または基準電位点Ｅに接続
され、ドレインＤは共通接続されて出力電圧Ｖｏ用の端
子とされる。

以上のようなりＭＯＳ）ランジスタテｐおよびＴｎでは
、それらの開動作時のソース・ドレイン間に高電圧が掛
かったとき、いずれも低不純物濃度の基板ｌまたはウェ
ル４４のゲート２ｐまたは２ｎの下側部分内に空乏層が
延びて、この高電圧によく耐えることができる。また、
これらのＤＭＯＳ）ランジスタのチャネル形成層４１．
４５とソース層４２．４６とをゲート２１１．２ａをマ
スクとする二重自己整合方式のイオン注入と同時熟拡散
によって作り込めるので、それらを集積回路装置内に簡
単な工程でかつ特性の再現性よく組み込むことができる
。

〔発明が解決しようとする！１！題〕 以上のＤＭＯＳ）ランジスタを組み込んだ集積回路装置
は、その種類や生産量があまり多くないこともあって従
来からいわゆるカスタムＩＣとして構成されてきたが、
その用途が拡大するにつれて指定された仕様のものをで
きるだけ短い開発期間内に低コストで提供できることが
要求されるようになり、このためいわゆるゲートアレイ
として構成する必要が出てきた。

周知のようにゲートアレイでは、ウェハプロセス中のト
ランジスタ等の回路要素の組み込み工程までは集積回路
の種類や仕様に関せず共通とし、配線工程で仕様に合わ
せて回路要素間を接続するので、完全なカスタムＩＣに
比べて格段に開発期間を短縮し開発費用を節約できるが
、組み込み回路要素に高耐圧のＤＭＯＳ）ランジスクの
ように所要面積の大きなものがあると、集積回路装置の
チップサイズが大きくなって縄済的に不利になる問題が
ある。すなわち、ゲートアレイでは配線により指定仕様
に合わせるので、各チップ内にあらかじめ余分な回路要
素を若干作り込んで置く必要があり、所要面積の大きな
りＭＯＳ　）ランジスクを余分に作り込むとチップサイ
ズが大きくなり過ぎてしまうのである。

本発明はかかる問題点を解決するため、ゲートアレイ内
に組み込んでもチップ面積のむだが少なり、従ってゲー
トアレイのチップサイズを極力縮小できる集積回路装置
用ＤＭＯＳトランジスタを提供することを目的とする。

〔課題を解決するための手段〕

この目的は本発明によれば、ｐ（ｎ）チャネル形ＤＭＯ
３）ランジスタ用のゲートをマスクとするイオン注入に
よりこのトランジスタ用のｆｉ　（ｐ）形のチャネル形
成層をａ（ｐ）チャネル形ＤＭＯ３）ランジスタを作り
込むべき範囲を含めて作り込み、このチャネル形成層の
上のｎ（ｐ）チャネル形ＤＭＯ５）ランジスタ用のゲー
ト萎マスクとするイオン注入によりこのトランジスタ用
のｐ（ａ）形のチャネル形成層をｎ　（ｐ）形のチャネ
ル形成層内に作り込み、これらチャネル形成層をそれぞ
れ備える異なるチャネル形の１対のＤＭＯＳトランジス
タ中のいずれか一方を選択して集積回路内に組み込み得
るようにすることにまり達成される。

なお、上記のｐ（ｎ）形のチャネル形成層のイオン注入
用のマスクとしては、上記構成にいうｎ　＜ｐ＞チ中ネ
ル形ＤＭＯ３）ランジスタ用のゲートのほかに、ｐ（ａ
）チャネル形ＤＭＯ３）ランジスタ用のゲートをもこの
マスクの一部として利用するのが非常に有利である。

また、上記構成にいう１対のＤＭＯＳトランジスタ中の
いずれか一方を選択して集積回路内に組み込む際、それ
用のサブストレート接続層として他方のＤＭＯＳトラン
ジスタのドレイン層ないしはソース層を利用することが
できる。

さらに′、上記ｔ１１底中のａ（ｐ、）形およびｐ（ｎ
）形のチャネル形成層用にイオン注入される不純物の拡
散係数を互いに異ならせてお（ことにより、これら不純
物の熱拡散を同時に行なうことができる。

〔作用〕

上述の構成かられかるように、本発明による集積回路装
置用ＤＭＯ３）ランジスタは、ｐチャネル形とｎチャネ
ル形のＤＭＯＳトランジスタを対にしてその内の一方を
集積回路に組み込み得るようにした複合形ＤＭＯＳトラ
ンジスタであって、両ＤＭＯ３）ランジスタ用の半導体
層を共用することにより、それらを従来のように別個に
作り込むよりは半導体層の全数を少なくし、従って所要
チップ面積を従来より縮小して前述の課題を解決するこ
とに成功したものである。

従来では、前の第６図中のｐチャネルＤＭＯＳトランジ
スタかられかるように、各トランジスタに対してチャネ
ル形成層とソース層とドレイン層とサブストレート接続
層の４個の半導体層が最低必要で、ｎチャネルＤＭＯＳ
トランジスタの場合にはこれにウェルが加わるから５個
の半導体層が必要になり、両チャネル形トランジスタを
合わせて９個の半導体層が必要である。

これに対し本発明では上記ＩＩＩＩｉ、にいうように、
例えばＰチャネルＤＭＯＳトランジスタ用のｎ形のチャ
ネル形成層内にｎチャネルＤＭＯＳトランジスタ用のｐ
形のチャネル形成層を作り込んで、Ｐチャネルトランジ
スタ用のチャネル形成層をｎチャネルトランジスタ用の
ウェルに共用し、これに伴って一方のトランジスタ用の
ソース層またはドレイン層を他方のトランジスタ用のサ
ブストレート接続層と共用できるので、両チャネル形ト
ランジスタを合わせても６個の半導体層で済ませること
ができ、従って所要チップ面積を従来と比べて大幅に縮
小することができる。

このように、本発明による上述の複合形の両チャネル形
ＤＭＯ３）ランジスタ対はいわば融合形でもあって、そ
の所要チップ面積が１個のトランジスタ用の面積よりや
や大きい程度で済むので、いずれか一方のチャネル形の
ＤＭＯＳトランジスタとして集積回路内に組み込む際に
むだになるチップ面積を恐らくは考え得る最低限度にま
で縮小することができ、同時にその製作に要する工程数
をむしろ従来よりも少なくして製造時の手間とコストを
減少させることができる。

（実施例〕 以下、図を参照しながら本発明の実施例を具体的に説明
する。第１図は本発明による集積回路装置用のｐチャネ
ル形およびｎチャネル形ＤＭＯＳトランジスタ対を前に
説明した第６図に対応する完成時の断面で例示するもの
で、第２図にその製作上の主な工程が、第３図にその上
面図がそれぞれ示されている。以下、理解を容易にする
ためまず第２図に示された工程を追ってこの実施例の説
明を進めることとする。

第２図（ａ）に示された基板１ないしエピタキシャル層
には、低不純物濃度のこの例ではｐ形のシリコンが用い
られ、その比抵抗は例えば１００ｃｍ程度の比較的高め
に選定するのがよい、この基＠ｌ内に半導体層を作り込
むに先立ち、まずその表面に通例のように０．１−程度
の薄いゲート酸化ｌ１１１１を介してｐチャネルおよび
ｎチャネルＤＭＯＳトランジスタ用に多結晶シリコン等
のゲー）２ｐおよび２Ｑを図のように左右に並べて設け
る。

この第２図（ａ）はｐチャネルＤＭＯＳ　）ランジスタ
のチャネル形成層用のイオン注入工程であり、それ用の
ｎ形不純物として例えば燐Ｐを２ｘｌＯ”原子／　ｃ４
程度のドーズ量で、ゲー）２ｐの図の左端とフォトレジ
スト１１！２１とをマスクとして、図のようにｎチャネ
ルＤＭＯＳ）ランジスタを作り込むべき個所を含む範囲
の基板ｌにイオン注入する。

この際、不純物がゲー）２ｎの下側には注入されないが
その両側に注入されているので、後述の第２図（Ｃ）の
熱拡散工程でこのゲー）２ａの下側部分にも不純物が拡
散される。

第２図（ロ）はｎチャネルＤＭＯＳトランジスタのチャ
ネル形成層用のイオン注入工程であり、それ用のｐ形不
純物として例えばボロンＢを１ｘｌＯＩ４原子／ｄ程度
のドーズ量で、ゲー）２ｐの図の左端とゲー）２ｎの図
の右端とフォトレジストｌ！２２とをマスクとして、両
ゲート間の範囲の１＆板ｌの表面にイオン注入する。

第２図（Ｃ）は同図（ａ）および（ロ）の工程で打ち込
まれたｎ形およびｐ形不純物の同時熱拡散工程で、例え
ば１１００℃、７時間の条件で燐とボロンの拡散係数の
差を利用してｎ形のチャネル形成層３を例えば５−の深
さに、ｐ形のチャネル形成層４を例えば３−の深さ、に
作り込む、これにより、ゲート２ｐの下側にはそれをマ
スクとする二重自己整合方式でチャネル形成層３と４が
、ゲー）２ａの下側にはそれをマスクとする自己整合方
式でチャネル４が作り込まれる。この内のゲート２ｐの
下側のｐ形の基板ｌとチャネル形成層４で挟まれたｎ形
のチャネル形成層３の表面がｐチャネルＤＭＯ３Ｉ−ラ
ンジスタのチャネル形成面になる。

第２図（ハ）はｎチャネルＤＭＯＳトランジスタのソー
ス・ドレイン履用のｎ形不純物のイオン注入工程で、通
例のようにそのゲー）２ｎの両端とフォトレジストｌｌ
Ｉ２３をマスクとして、燐を３ｘｌＧ”原子／ｄ程度の
ドーズ量でイオン注入する。同様に第２図（ｅ）はＰチ
ャネルＤＭＯ３）ランジスタのソース・ドレイン履用の
ｐ形不純物のイオン注入工程で、そのゲート２ｐの両端
とフォトレジスト［１１２４をマスクとして、ボロンを
２ｘｌＯ”原子／ｃ４程度のドーズ量でイオン注入する
。

第２図（ｆ）は前工程でイオン注入されたｎ形とｐ形の
不純物の同時熱拡散工程で、例えば１２００℃。

３０分の条件でｎ形のソース層５とドレイン層６を２−
程度の深さに、ｐ形のソースＮ７とドレイン層８を１．
５ａ程度の深さに作り込む、この結果、’ｙ”−）２ｎ
の下側にはチャネル形成層４とソース層５が二重拡散さ
れたことになり、ｎ形のチャネル形成Ｎ３とソース層５
とに挟まれたｐ形のチャネル形成層４の表面がｎチャネ
ルＤＭＯＳトランジスタのチャネル形成面となる。

これを第１図の状態にするには、酸化ＷＡ１２と層間絶
縁膜１３に明けた各窓部に電極膜１４を設け、これらを
図示のようにソースＳ、ドレインＤおよびゲート層用の
端子とすることでよく、これによりｐチャネルおよびｎ
チャネルＤＭＯＳトランジスタ丁ｐおよびＴｏが完成さ
れる。第３図はこれら両ＤＭＯ３）ランジスタのゲート
および半導体層の平面的なパターンを示す上面図であっ
て、第１図との対応部分に同じ符号が付されているので
説明を省略する。ただし、図示の明確化のため第３図で
は酸化膜や電極膜が省かれている。

第１図と第３図に示された１対のＤＭＯ３）ランジスタ
中のＰチャネルＤＭＯ３）ランジスタｔｐを用いる場合
、図の右側のソースＳとドレインＤとゲートＧの各端子
のほか、ｎチャネルトランジスタＴｎ側のドレイン端子
りをサブストレート端子に用いる。逆にｎチャネルＤＭ
ＯＳトランジスタＴｎを用いる場合、図の左側のソース
Ｓ等の端子のほか、ＰチャネルトランジスタＴｐ側のソ
ースＳ用の端子をサブストレート端子に用いる。

第１図の本発明による複合化ＤＭＯＳ）ランジスタ対の
構造を第６図と比較すると、従来はｐチャネルトランジ
スタｔｐ用に４個、ｎチャネルトランジスタＴｎ用に゛
５個１合わせて９個必要であった半導体層が、本発明で
は両トランジスタ用に計６個の半導体層だけで済む、従
って、ＤＭＯＳトランジスタ対の作り込みに要するチッ
プ面積は、本発明では単体トランジスタ用面積の３０％
増し程度で済み、従来２倍必要であったのに比べてチッ
プ面積を約３５％縮小することができる。

第１図かられかるように、開状態のＤＭＯＳトランジス
タのソース・ドレイン間に高電圧が掛かったとき、Ｐチ
ャネルＤＭＯ３）ランジスタｔｐでは低不純物濃度の基
板１．ｎチャネルＤＭＯＳトランジスタＴｎでも低不純
物濃度のチャネル形成層３の内部に空乏層が延びるので
、従来と同様この高電圧によく耐えることができる。ま
た、製作面では従来より半導体層の数が少なく、かつ第
６図のウェル４４を作り込む要がないので、工程数の点
で本発明の方がむしろ有利になる。

第４図と第５図は本発明によるＤＭＯＳトランジスタの
集積回路への若干の適用例を示す、第４図はオープンド
レイン方式の出力回路への適用例で、同図（ａ）はＤＭ
Ｏ５Ｉ−ランジスタ対をＰチャネルトランジスタｔｐに
、同図（ロ）はｎチャネルトランジスタＴｎ’に用いた
場合を示す、いずれの場合もゲ−）Ｇに集積回路内の論
理回路３１からの低電圧論理信号を開閉指令として受け
、ソースＳを接地するように組み込まれ、そのドレイン
Ｄに外部の負荷３２を介して同図（ａ）では負の、同図
（ロ）では正の高電圧Ｖを受けた状態で負荷を駆動する
。

第５図はプシシェプル方式の出力回路への適用例で、同
図（ａ）は前の第７図と同じ回路例である。

同図（ロ）の回路では２個のｎチャネルトランジスタＴ
ｎがダイオード３４を介して直列接続され、下側のトラ
ンジスタのドレインＤが上側のトランジスタのゲートＧ
に接続される。上側のトランジスタはレベルシフト回路
３５を介して入力信号Ｓｌにより。

下側のトランジスタはその補信号によりそれぞれ交互に
開閉制御される。

いずれの通用例でも、本発明のＤＭＯＳトランジスタは
Ｐチャネル形とｎチャネル形を対にしてあらかじめ作り
込まれ、配線工程において所望の回路ｆｌ戊に応じてＰ
チャネルまたはｎチャネルトランジスタとしての接続で
集積回路内に組み込まれる。従って、かかる回路への・
組み込み用トランジスタとして本発明のＤＭＯＳトラン
ジスタ対を必ず使用でき、この際のチップ面積上のむだ
ないし余裕をトランジスタあたり３０％増し程度に留め
てチップサイズを縮小できる。

以上の本発明によるＤＭＯＳトランジスタは数十〜２０
０ｖの高耐圧用に構成でき、この耐圧値に応して第１図
のゲート２ｐないし２ｎの図の左右方向の幅が選定され
る。しかし、必要耐圧値が２００ｖ近くまたはそれ以上
でゲートが広幅になると、ゲート２ｎ側ではその下側へ
のチャネル形成ＪＩＩ３用の不純物拡散が困難になるの
で、ｎ形層をこの部分にあらかじめ拡散して置いた上で
ゲートを設けるのが望ましい、かかるｎ形層はＣＭＯ３
ｊｌ積回路ではウェルと同時拡散することができる。

これからもわかるように、本発明は上述の実施例に限ら
ず種々の態様で実施することができる。

実施例で述べた半導体層の導電形、不純物濃度。

拡散パターン、相互配置等はあくまで例示であって、必
要ないし場合に応じて本発明の要旨内で適宜な遺沢ない
し変更が可能である。

〔発明の効果〕

以上の記載のように本発明では、一方のチャネル形のＤ
ＭＯＳ）ランジスタ用のゲートをマスクとするイオン注
入により他方の導電形のチャネル形成層を作り込み、こ
のチャネル形成層上に設けられた他方のチャネル形のＤ
ＭＯＳトランジスタ用のゲートをマスクとするイオン注
入により一方の導電形のチャネル形成層を他方の導電形
のチャネル形成層内に作り込み、これらチャネル形成層
をそれぞれ備える異なるチャネル形の１対のＤＭＯＳト
ランジスタ中のいずれか一方を選択して集積回路内に組
み込み得るようにしたので、とくにゲートアレイ用集積
回路装置に本発明を通用して次の効果が得られる。

（ａ）ＤＭＯＳトランジスタ対を構成するＰチャネルお
よびｎチャネル両トランジスタ用の半導体層をかなり共
用できるので、半導体層の総数を従来の９個から６個に
減少させて、トランジスタ対の作り込みに要するチップ
面積を従来の約３分の２に縮小できる。

（ロ）集積回路への組み入れに際し本発明のＤＭＯＳト
ランジスタ対をｐチ中ネルまたはｎチャネルトランジス
タとして必ず使用できるので、従来のように各チャネル
形のトランジスタをそれぞれ余分に作り込んで置かねば
ならないのに比べて、トランジスタの個数上のむだを省
ける。

かかる特長をもつ本発明により、ＤＭＯＳ）ランジスタ
対の作り込みに要するチップ面積を単一トランジスタ用
の３０％増し程度に抑えることができるので、ＤＭＯＳ
トランジスタを含む集積回路をゲートアレイ化する上で
の障害になっていたチップ面積の増大問題を解決して、
集積回路装置の開発に要する期間と費用を大幅に削減し
、その−層の発展普及に貢献することができる。

なお本発明の場合、基板に半導体層を作り込むための工
程は従来よりもむしろ若干簡単になり、またこの半導体
層の作り込みに際してゲートをマスクとする二重自己整
合方式等を有効に利用できるので、ゲートしきい値等の
動作特性を従来と同じ水準で管理することができる。

【図面の簡単な説明】

第１図から第５図までが本発明に関し、第１図は本発明
による集積回路装置用ＤＭＯＳトランジスタ対の実施例
の完成状態における断面図、第２図はその主な製作工程
ごとの状態を例示する断面６図、第３図はその完成状態
を簡略に示す上面図、第４図および第５図は本発明によ
るＤＭＯＳトランジスタの適用例を示すそれぞれオープ
ンドレイン方式およびプッシュプル方式出力回路の回路
図である。第６図以降は従来技術に関し、第６図は従来
のＤＭＯＳトランジスタ対の断面図、第７図はその適用
例の回路図である０図において、ＩＩ基板、２ａ：ｎチ
ャネルＤＭＯ３）ランジスタ用ゲート、２ｐ：ｐチャネ
ルＤＭＯＳ）ランジスタ用ゲート、３．４＝チャネル形
形成、５：ソース層、６：ドレイン層、７；ソース層、
８ニドレイン層、１１＋ゲート酸化膜、１２：酸化膜、
１３：眉間絶縁膜、１４＋端子用電極膜、２１〜２４：
フォトレジスト膜、３１：論理回路、３２＋負荷、３３
．３５？レベルシフト回路、３４：ダイオード、４１：
チャネル形成層、４２：ソース層、４３ニドレイン層、
４４＝ウエル、４５：チャネル形底層、４６：ソース層
、４７：ドレイン層、４Ｂ、４９：サブストレート接続
層、Ｂ：イオン注入用ボロン、Ｄニドレイン用端子、Ｅ
＋基準電位点、Ｇ：ゲート用端子、Ｐ＋イオン注入用燐
、Ｓ：ソース用端子、Ｓｉ：出力回路の入力信号、Ｔａ
ｒｎチャネルＤＭＯ３）ランジスタ、Ｔｐ：Ｐチャネル
ＤＭＯ３トランジスタ、Ｖ：電源電位点ないしは電源電
圧、Ｖｏ＋出力回路の出力電圧、第２日 第６粘 第７起

Claims (1)

【特許請求の範囲】
1. 一方のチャネル形のＤＭＯＳトランジスタ用のゲートを
   マスクとするイオン注入により他方の導電形のチャネル
   形成層を作り込み、このチャネル形成層上に設けられた
   他方のチャネル形のＤＭＯＳトランジスタ用のゲートを
   マスクとするイオン注入により一方の導電形のチャネル
   形成層を他方の導電形のチャネル形成層内に作り込み、
   これらチャネル形成層をそれぞれ備える異なるチャネル
   形の１対のＤＭＯＳトランジスタ中のいずれか一方を選
   択して集積回路内に組み込み得るようにした集積回路装
   置用ＤＭＯＳトランジスタ。