JPH0339672A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0339672A JPH0339672A JP1174619A JP17461989A JPH0339672A JP H0339672 A JPH0339672 A JP H0339672A JP 1174619 A JP1174619 A JP 1174619A JP 17461989 A JP17461989 A JP 17461989A JP H0339672 A JPH0339672 A JP H0339672A
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- unit circuit
- circuit
- signal
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000012360 testing method Methods 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に複数の単位回路に
より構成される半導体集積回路に関する。
より構成される半導体集積回路に関する。
近年、半導体集積回路は大規模化しており、製造完了段
階における集積回路、の欠陥の有無のテストを行うこと
が困難になってきている。この対応策として、半導体集
積回路のテスト時における回路テストを簡易化するため
に、半導体集積回路の構成方法として、回路分割法また
はスキャンパス法等が常用されている。
階における集積回路、の欠陥の有無のテストを行うこと
が困難になってきている。この対応策として、半導体集
積回路のテスト時における回路テストを簡易化するため
に、半導体集積回路の構成方法として、回路分割法また
はスキャンパス法等が常用されている。
この場合、複数の単位回路により構成される半導体集積
回路においては、前記単位回路の内の幾つかは既に設計
済みの回路が用いられ、残りの単位回路のみが新設計で
ある場合もあり、設計済みの単位回路については、既に
テストを簡易化するための回路が組み込まれていること
が多い。このような場合には、テスト時に、新設計の単
位回路のようにテストを必要とする単位回路（以下、単
位回路（Ａ）と略記する〉を、設計済みの単位回路のよ
うにテストを必要としない単位回路（以下、単位回路（
Ｂ）と略記する）より分離する必要がある。従って、こ
の種の半導体集積回路においては、テストを容易にする
ための回路を組み込むとともに、単位回路（Ａ）と単位
回路（Ｂ）とを分離するための手段が必要となる。
回路においては、前記単位回路の内の幾つかは既に設計
済みの回路が用いられ、残りの単位回路のみが新設計で
ある場合もあり、設計済みの単位回路については、既に
テストを簡易化するための回路が組み込まれていること
が多い。このような場合には、テスト時に、新設計の単
位回路のようにテストを必要とする単位回路（以下、単
位回路（Ａ）と略記する〉を、設計済みの単位回路のよ
うにテストを必要としない単位回路（以下、単位回路（
Ｂ）と略記する）より分離する必要がある。従って、こ
の種の半導体集積回路においては、テストを容易にする
ための回路を組み込むとともに、単位回路（Ａ）と単位
回路（Ｂ）とを分離するための手段が必要となる。
この手段としては、単位回路（Ｂ）に入力される信号線
を外部出力端子に直接結線し、単位回路（Ｂ）の出力信
号線をセレクタの一方の側に入力するとともに、セレク
タの他方の側を外部入力端子に結線する方法が最も簡単
な方法として用いられている。
を外部出力端子に直接結線し、単位回路（Ｂ）の出力信
号線をセレクタの一方の側に入力するとともに、セレク
タの他方の側を外部入力端子に結線する方法が最も簡単
な方法として用いられている。
第２図は従来の半導体集積回路の一例を示すブロック図
であるが、単位回路（Ａ）１０および１２と、単位回路
（Ｂ）１１と、セレクタ１３．１４および１５等を備え
て構成される。第２図において、単位回路（Ｂａｌｌに
入力される信号線１０７，１０８および１０９のデータ
は、外部出力端子６０．６１および６２より出力される
ように結線されており、単位回路（Ａ）ｔｏのテストは
単位回路（Ｂ）１１とは切離して行われる。
であるが、単位回路（Ａ）１０および１２と、単位回路
（Ｂ）１１と、セレクタ１３．１４および１５等を備え
て構成される。第２図において、単位回路（Ｂａｌｌに
入力される信号線１０７，１０８および１０９のデータ
は、外部出力端子６０．６１および６２より出力される
ように結線されており、単位回路（Ａ）ｔｏのテストは
単位回路（Ｂ）１１とは切離して行われる。
また、外部入力端子５７．５８および５９から入力され
るデータと、単位回路（Ｂａｌｌから出力されるデータ
は、それぞれセレクタ１３．１４および１５により切替
えられ、信号線ＬＬ０．ｌ１１および１１２を介して単
位回路（Ａ）１２に入力されるように構成されており、
単位回路（Ａ）１２のテスト時においては、切替端子５
６より入力される切替ＭＷ信号により、セレクタ１３．
１４および１５による入力データ切替えが行われ、単位
回路（Ａ）１２のテストは、他の単位回路と切離して単
独にて行われる。
るデータと、単位回路（Ｂａｌｌから出力されるデータ
は、それぞれセレクタ１３．１４および１５により切替
えられ、信号線ＬＬ０．ｌ１１および１１２を介して単
位回路（Ａ）１２に入力されるように構成されており、
単位回路（Ａ）１２のテスト時においては、切替端子５
６より入力される切替ＭＷ信号により、セレクタ１３．
１４および１５による入力データ切替えが行われ、単位
回路（Ａ）１２のテストは、他の単位回路と切離して単
独にて行われる。
上記と異なる手段としては、単位回路（Ａ）の入力端子
にデータを保持させるレジスタを結線するスキャンパス
法も用いられており、第３図にその一例のブロック図を
示す。第３図において、テスト時においては、単位回路
（Ａ）１６から出力される信号線１１３，１１４および
１１５のデータは、レジスタ１９．２０および２１にお
いて保持され、クロック端子６５より入力されるクロッ
ク信号によりシフトされて、逐次レジスタ２２．２３お
よび２４を経由して、外部出力端子６６より出力される
。従って、この状態において、単位回路（Ａ）１６は単
独にてテストされる。また、外部入力端子６３からレジ
スタ１９に人力されるデータは、クロック端子６５より
人力されるクロック信号により逐次シフトされてレジス
タ２２．２３および２４にセットされ、信号線１１６．
１１７および１１ｇを介して単位回路（Ａ）１ｇに入力
される。
にデータを保持させるレジスタを結線するスキャンパス
法も用いられており、第３図にその一例のブロック図を
示す。第３図において、テスト時においては、単位回路
（Ａ）１６から出力される信号線１１３，１１４および
１１５のデータは、レジスタ１９．２０および２１にお
いて保持され、クロック端子６５より入力されるクロッ
ク信号によりシフトされて、逐次レジスタ２２．２３お
よび２４を経由して、外部出力端子６６より出力される
。従って、この状態において、単位回路（Ａ）１６は単
独にてテストされる。また、外部入力端子６３からレジ
スタ１９に人力されるデータは、クロック端子６５より
人力されるクロック信号により逐次シフトされてレジス
タ２２．２３および２４にセットされ、信号線１１６．
１１７および１１ｇを介して単位回路（Ａ）１ｇに入力
される。
この状態において、単位回路（Ａ）１ｇのテストが行わ
れる。半導体集積回路を通常の動作に復帰させる場合に
は、切替え端子６４から入力される切替制御信号により
、各レジスタを正常状態に復帰させればよい。
れる。半導体集積回路を通常の動作に復帰させる場合に
は、切替え端子６４から入力される切替制御信号により
、各レジスタを正常状態に復帰させればよい。
上述した従来の複数の単位回路により構成される半導体
集積回路においては、テストを簡易化するための手段と
して回路分割法（第２図参照〉を用いる場合には、単位
回路（Ｂ）の入力端子数をＭ本、出力端子数をＮ本とす
ると、Ｍ本の外部出力端子および（Ｎ＋１）本の外部入
力端子が必要となる。従って、単位回路（Ｂ）の規模が
大きくなるに従い入力信号線および出力信号線の数が増
え、これに伴って外部端子数も著しく増大するという欠
点がある。
集積回路においては、テストを簡易化するための手段と
して回路分割法（第２図参照〉を用いる場合には、単位
回路（Ｂ）の入力端子数をＭ本、出力端子数をＮ本とす
ると、Ｍ本の外部出力端子および（Ｎ＋１）本の外部入
力端子が必要となる。従って、単位回路（Ｂ）の規模が
大きくなるに従い入力信号線および出力信号線の数が増
え、これに伴って外部端子数も著しく増大するという欠
点がある。
また、上述したスキャンパス法（第３図９＠〉による場
合には、外部端子数は単位回路（Ｂ）の規模に関係なく
一定であるが、（Ｍ＋Ｎ）個のレジスタが必要となるの
で、単位回路（Ｂ）の規模が大規模になるに従い、人力
信号線および出力信号線の数が増える結果となり、オー
バヘッドが増大するという欠点がある。
合には、外部端子数は単位回路（Ｂ）の規模に関係なく
一定であるが、（Ｍ＋Ｎ）個のレジスタが必要となるの
で、単位回路（Ｂ）の規模が大規模になるに従い、人力
信号線および出力信号線の数が増える結果となり、オー
バヘッドが増大するという欠点がある。
〔課題を解決するための手段〕
本発明の半導体集積回路は、テストを必要とする単位回
路（Ａ）と、テストを必要としない単位回路（Ｂ）とを
含む複数の単位回路により構成される半導体集積回路に
おいて、前記単位回路（Ａ）をそれぞれ単独でテストす
るための手段として、出力側に単位回路（Ｂ）が接続さ
れる単位回路（Ａ）の出力側には、単位回路（Ａ）から
出力される試験信号または外部より入力される試験信号
を一時的に保持しておき、所定の第１の制御信号を介し
て前記試験信号を出力する試験信号保留手段を備え、入
力間に単位回路（Ｂ）が接続される単位回路（Ａ）の入
力側には、単位回路（Ｂ）の出力信号と外部より入力さ
れ前記試験信号保留手段に一時的に保持されている試験
信号とを、所定の第２の制御信号を介して切替えて前記
単位回路（Ａ）に出力する信号切替手段を備えて構成さ
れる。
路（Ａ）と、テストを必要としない単位回路（Ｂ）とを
含む複数の単位回路により構成される半導体集積回路に
おいて、前記単位回路（Ａ）をそれぞれ単独でテストす
るための手段として、出力側に単位回路（Ｂ）が接続さ
れる単位回路（Ａ）の出力側には、単位回路（Ａ）から
出力される試験信号または外部より入力される試験信号
を一時的に保持しておき、所定の第１の制御信号を介し
て前記試験信号を出力する試験信号保留手段を備え、入
力間に単位回路（Ｂ）が接続される単位回路（Ａ）の入
力側には、単位回路（Ｂ）の出力信号と外部より入力さ
れ前記試験信号保留手段に一時的に保持されている試験
信号とを、所定の第２の制御信号を介して切替えて前記
単位回路（Ａ）に出力する信号切替手段を備えて構成さ
れる。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例のブロック図、第２図および第３
図は、それぞれ従来の半導体集積回路のブロック図であ
る。第１図に示されるように、本実施例は、単位回路（
Ａ）１および３と、単位回路（Ｂ〉２と、レジスタ４〜
６と、セレクタ７〜９と、を備えて構成される。
は、本発明の一実施例のブロック図、第２図および第３
図は、それぞれ従来の半導体集積回路のブロック図であ
る。第１図に示されるように、本実施例は、単位回路（
Ａ）１および３と、単位回路（Ｂ〉２と、レジスタ４〜
６と、セレクタ７〜９と、を備えて構成される。
第１図において、テスト時においては、先ず、切替端子
５３より入力される切替信号により、レジスタ４，５お
よび６は、単位回路（Ｂ）２に対する人力信号線１０１
．１０２および１０３のデータに対応して機能するよう
に切替えられ、これらの人力信号線１０１．１０２およ
び１０３のデータは、レジスタ４５および６に保持され
る。次いで、クロック端子５４から入力されるクロック
信号により、レジスタ４．５および６に保持されている
データは、逐次シフトされて外部出力端子５５から出力
される。従って、この状態においては、単位回路（Ａ）
１が分離され、単独にてテストが行われる。
５３より入力される切替信号により、レジスタ４，５お
よび６は、単位回路（Ｂ）２に対する人力信号線１０１
．１０２および１０３のデータに対応して機能するよう
に切替えられ、これらの人力信号線１０１．１０２およ
び１０３のデータは、レジスタ４５および６に保持され
る。次いで、クロック端子５４から入力されるクロック
信号により、レジスタ４．５および６に保持されている
データは、逐次シフトされて外部出力端子５５から出力
される。従って、この状態においては、単位回路（Ａ）
１が分離され、単独にてテストが行われる。
また、切替端子５３から入力される切替信号を変更し、
レジスタ４．５および６が、外部入力端子５２から入力
されるデータに対応して機能するように切替えられると
、クロック端子５４から入力されるクロック信号により
、外部入力端子５２から入力される一連のデータは、シ
フトしながらレジスタ４．５および６にセットされる。
レジスタ４．５および６が、外部入力端子５２から入力
されるデータに対応して機能するように切替えられると
、クロック端子５４から入力されるクロック信号により
、外部入力端子５２から入力される一連のデータは、シ
フトしながらレジスタ４．５および６にセットされる。
前記一連のデータが全部セットされると、切替端子５１
から人力される切替信号により、レジスタ４，５および
６の出力データが、単位回路（Ａ）３に入力されるよう
にセレクタ７．８および９が切替えられ、外部入力端子
５２から入力される任意のデータが、信号線１０４、１
０５および１０６を介して単位回路（Ａ）３に入力され
る。従って、この状態においては、単位回路（Ａ）３が
分離され、単独にてテストが行なわれる。
から人力される切替信号により、レジスタ４，５および
６の出力データが、単位回路（Ａ）３に入力されるよう
にセレクタ７．８および９が切替えられ、外部入力端子
５２から入力される任意のデータが、信号線１０４、１
０５および１０６を介して単位回路（Ａ）３に入力され
る。従って、この状態においては、単位回路（Ａ）３が
分離され、単独にてテストが行なわれる。
すなわち、本実施例においては、４本の外部入力端子と
１本の外部出力端子のみが必要とされ、従来例のように
、単位回路（Ｂ）に対する入力端子数および出力端子数
により、所要端子数に対するＭ Ｗを受けることがない
。また、スキャンパス法が、単位回路（Ｂ）の入力端子
数と出力端子数の和に等しい個数のレジスタを必要とし
たのに比較して、本発明においては、単位回路（Ｂ）の
入力端子数と出力端子数のいずれか多い方の端子数に対
応する数のレジスタを備えることで対処することができ
る。
１本の外部出力端子のみが必要とされ、従来例のように
、単位回路（Ｂ）に対する入力端子数および出力端子数
により、所要端子数に対するＭ Ｗを受けることがない
。また、スキャンパス法が、単位回路（Ｂ）の入力端子
数と出力端子数の和に等しい個数のレジスタを必要とし
たのに比較して、本発明においては、単位回路（Ｂ）の
入力端子数と出力端子数のいずれか多い方の端子数に対
応する数のレジスタを備えることで対処することができ
る。
以上、詳細に説明したように、本発明は、複数の単位回
路により構成される半導体集積回路に適用されて、前記
半導体集積回路のテスト時に必要とされる外部端子数を
著しく低減させることができるとともに５、オーバヘッ
ドの増大を防止することができるという効果がある。
路により構成される半導体集積回路に適用されて、前記
半導体集積回路のテスト時に必要とされる外部端子数を
著しく低減させることができるとともに５、オーバヘッ
ドの増大を防止することができるという効果がある。
第１図は、本発明の一実施例のブロック図、第２図およ
び第３図は、従来の半導体集積回路のブロック図である
。 図において、１．３，１０，１２．Ｌ６，１８・・・・
・・単位回路（Ａ） 、２，１１．１７・・・・・・単
位回路（Ｂ）、４〜６１９〜２４・・−・・・レジスタ
、７〜９．■２〜１５・・・・・・セレクタ。
び第３図は、従来の半導体集積回路のブロック図である
。 図において、１．３，１０，１２．Ｌ６，１８・・・・
・・単位回路（Ａ） 、２，１１．１７・・・・・・単
位回路（Ｂ）、４〜６１９〜２４・・−・・・レジスタ
、７〜９．■２〜１５・・・・・・セレクタ。
Claims (1)
- 【特許請求の範囲】 テストを必要とする単位回路（Ａ）と、テストを必要と
しない単位回路（Ｂ）とを含む複数の単位回路により構
成される半導体集積回路において、前記単位回路（Ａ）
をそれぞれ単独でテストするための手段として、 出力側に単位回路（Ｂ）が接続される単位回路（Ａ）の
出力側には、単位回路（Ａ）から出力される試験信号ま
たは外部より入力される試験信号を一時的に保持してお
き、所定の第１の制御信号を介して前記試験信号を出力
する試験信号保留手段を備え、 入力側に単位回路（Ｂ）が接続される単位回路（Ａ）の
入力側には、単位回路（Ｂ）の出力信号と外部より入力
され前記試験信号保留手段に一時的に保持されている試
験信号とを、所定の第２の制御信号を介して切替えて前
記単位回路（Ａ）に出力する信号切替手段を備えること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174619A JPH0339672A (ja) | 1989-07-05 | 1989-07-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174619A JPH0339672A (ja) | 1989-07-05 | 1989-07-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0339672A true JPH0339672A (ja) | 1991-02-20 |
Family
ID=15981758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174619A Pending JPH0339672A (ja) | 1989-07-05 | 1989-07-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0339672A (ja) |
-
1989
- 1989-07-05 JP JP1174619A patent/JPH0339672A/ja active Pending
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