JPH0339949Y2 - - Google Patents
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- Publication number
- JPH0339949Y2 JPH0339949Y2 JP1983096137U JP9613783U JPH0339949Y2 JP H0339949 Y2 JPH0339949 Y2 JP H0339949Y2 JP 1983096137 U JP1983096137 U JP 1983096137U JP 9613783 U JP9613783 U JP 9613783U JP H0339949 Y2 JPH0339949 Y2 JP H0339949Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- integrator
- signal
- frequency
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
本考案は、PLLを用いた位相制御回路の改良
に関するものである。
に関するものである。
PLL（Phase Look Loop）を用いた位相制御
回路は公知である。このようなPLL方式を用い
てある信号と一定の関係を有する位相を持つた信
号を得ようとする場合、商用周波数程度の低い周
波数の信号と同期させようとするとPLL回路中
のローパフイルタにより応答時間が遅くなり、こ
のローパフイルタを高速応答にしようとすると出
力のリツプルが増えて同期波形の周波数が変つて
しまう。
回路は公知である。このようなPLL方式を用い
てある信号と一定の関係を有する位相を持つた信
号を得ようとする場合、商用周波数程度の低い周
波数の信号と同期させようとするとPLL回路中
のローパフイルタにより応答時間が遅くなり、こ
のローパフイルタを高速応答にしようとすると出
力のリツプルが増えて同期波形の周波数が変つて
しまう。
本考案は従来のPLLが有する上記のような問
題点を解決する為になされたもので、その目的は
低周波信号に同期した信号を得る場合でも極めて
高速で、かつ安定に応答する位相制御回路を提供
するものである。以下、図面を用いて本考案を詳
細に説明する。
題点を解決する為になされたもので、その目的は
低周波信号に同期した信号を得る場合でも極めて
高速で、かつ安定に応答する位相制御回路を提供
するものである。以下、図面を用いて本考案を詳
細に説明する。
図は本考案の一実施例の回路図である。図にお
いて、INは低周波（Fi）の信号が印加される入
力端子、OUTは入力周波数Fiに対して所定の位
相差を持つた周波数Foの信号が取り出される出
力端子である。１０は位相比較器で、その一方の
入力端１１に入力端子INが接続されている。２
０はチヤージポンプ、３０は加算点、４０は積分
器、５０は電圧制御発信器、６０は分周器であ
る。
いて、INは低周波（Fi）の信号が印加される入
力端子、OUTは入力周波数Fiに対して所定の位
相差を持つた周波数Foの信号が取り出される出
力端子である。１０は位相比較器で、その一方の
入力端１１に入力端子INが接続されている。２
０はチヤージポンプ、３０は加算点、４０は積分
器、５０は電圧制御発信器、６０は分周器であ
る。
チヤージポンプ２０において、±Esは正・負の
基準電圧源、２１，２２はスイツチ、２３は区間
平均回路である。スイツチ２１，２２は位相比較
器１０の出力によつて駆動され、正・負の基準電
圧源±Esはこのスイツチを介して区間平均回路
２３に加えられる。区間平均回路２３は前記基準
電圧±Esを積分する積分器２４と、前記入力信
号Fiに同期した信号によつて駆動されるスイツチ
２５、このスイツチを介して得らる積分器２４の
出力をホールドするホールド回路２６、及びこの
ホールド回路の出力を積分器２４に負帰還する帰
還抵抗２７よりなる。なお、２８は入力信号Fiを
微分する微分回路である。
基準電圧源、２１，２２はスイツチ、２３は区間
平均回路である。スイツチ２１，２２は位相比較
器１０の出力によつて駆動され、正・負の基準電
圧源±Esはこのスイツチを介して区間平均回路
２３に加えられる。区間平均回路２３は前記基準
電圧±Esを積分する積分器２４と、前記入力信
号Fiに同期した信号によつて駆動されるスイツチ
２５、このスイツチを介して得らる積分器２４の
出力をホールドするホールド回路２６、及びこの
ホールド回路の出力を積分器２４に負帰還する帰
還抵抗２７よりなる。なお、２８は入力信号Fiを
微分する微分回路である。
このような構成のチヤージポンプ２０の出力信
号は加算点３０において位相制御信号αに加算さ
れ、その加算出力は積分器４０を介して電圧制御
発振器５０に加えられる。電圧制御発振器５０の
出力端は分周器６０を介して出力端子Outに接続
されると共に、位相比較器１０の他方の入力端子
１２に接続されている。このような構成の本考案
に係る位相制御回路の動作について説明すると次
の如くなる。
号は加算点３０において位相制御信号αに加算さ
れ、その加算出力は積分器４０を介して電圧制御
発振器５０に加えられる。電圧制御発振器５０の
出力端は分周器６０を介して出力端子Outに接続
されると共に、位相比較器１０の他方の入力端子
１２に接続されている。このような構成の本考案
に係る位相制御回路の動作について説明すると次
の如くなる。
位相比較器１０の入力端子１１，１２には入力
端子INに与れられる低周波Fiの入力信号と、出
力周波数Foを分周器６０において分周比Ｎで分
周したFo／Ｎの信号が加えられる。位相比較器
１０はFiとFo／Ｎの位相を比較し、２つの信号
の位相差に応じた信号を生じる。即ち、基準側で
ある入力信号Fiに対して分周器４０の出力Fo／
Ｎを位相が進んでいるとき、位相比較器１０は
DOWN信号を出力してスイツチ２２を駆動する。
これにより、−Esの基準電圧がチヤージポンプ２
０における区間平均回路２３を構成する積分器２
４に加えられ、積分される。逆に、Fiに対して
Fo／Ｎの位相が遅れていると、位相比較器１０
はUP信号を出力し、＋Esの基準電圧が積分器２
４に加えられる。積分器２４の出力は、入力周波
数Fiに同期した信号で駆動されるスイツチ２５を
介してホールド回路２６に与えられる。したがつ
て、ホールド回路２６は入力信号Fiの１周期間の
位相差に比例した積分器２４の出力電圧をホール
ドする。このホールド電圧は抵抗２７を介して積
分器２４に負帰還される。その為、積分器２４は
今度は入力信号Fiの瞬時値の２乗とホールド回路
２６の出力の差電圧を入力信号Fiの１周期ぶん積
分し、その積分出力はホールド回路２６でホール
ドされる。以下同様に、ホールド回路２６は入力
信号Fiの瞬時値の２乗と、ホールド回路２６の出
力の差の積分値を入力信号Fiの１周期毎ホールド
する。このようにしてチヤージポンプ２０を構成
する区間平均回路２３は所定の区間毎、即ち入力
信号Fiの瞬時値の２乗とホールド回路２６の出力
の差の平均値を出力する。このような区間平均回
路２３においては、ホールド回路２６の出力と位
相比較器１０の出力との差だけを入力信号の周期
で積分器２４により入力周波数と周期して積分す
るようにしているので、入力周波数Fiが低周波で
も高速で応答し、かつリツプルを除去する。チヤ
ージポンプ２０の出力は加算点３０において位相
制御信号αと引算され、その引算信号は積分器４
０に加えられて積分された後、次段の電圧制御発
振器５０に加えられる。電圧制御発振器５０の出
力は分周器６０を介して位相比較器１０の他方の
入力端子１２に加えられるが、この電圧制御発振
器は出力周波数Foの位相角が位相制御信号αで
規定される一定の値になるように、即ち積分器４
０の入力が零になるように発振器の出力の位相を
制御する。積分器４０の入力が零になると、電圧
制御発振器５０は位相制御信号αで定まる一定位
相角の周波数Foの出力する。その結果、出力端
子OUTよりその位相角が位相制御信号αの値で
規定されたFo信号が連続して取り出される。な
お、位相制御信号αは必ずしも加える必要はな
い。その場合、出力を電圧制御発振器５０より取
り出すようにすれば、出力として位相角が入力信
号Fiで規定され、この入力信号FiをＮ倍にてい倍
した信号が取り出される。
端子INに与れられる低周波Fiの入力信号と、出
力周波数Foを分周器６０において分周比Ｎで分
周したFo／Ｎの信号が加えられる。位相比較器
１０はFiとFo／Ｎの位相を比較し、２つの信号
の位相差に応じた信号を生じる。即ち、基準側で
ある入力信号Fiに対して分周器４０の出力Fo／
Ｎを位相が進んでいるとき、位相比較器１０は
DOWN信号を出力してスイツチ２２を駆動する。
これにより、−Esの基準電圧がチヤージポンプ２
０における区間平均回路２３を構成する積分器２
４に加えられ、積分される。逆に、Fiに対して
Fo／Ｎの位相が遅れていると、位相比較器１０
はUP信号を出力し、＋Esの基準電圧が積分器２
４に加えられる。積分器２４の出力は、入力周波
数Fiに同期した信号で駆動されるスイツチ２５を
介してホールド回路２６に与えられる。したがつ
て、ホールド回路２６は入力信号Fiの１周期間の
位相差に比例した積分器２４の出力電圧をホール
ドする。このホールド電圧は抵抗２７を介して積
分器２４に負帰還される。その為、積分器２４は
今度は入力信号Fiの瞬時値の２乗とホールド回路
２６の出力の差電圧を入力信号Fiの１周期ぶん積
分し、その積分出力はホールド回路２６でホール
ドされる。以下同様に、ホールド回路２６は入力
信号Fiの瞬時値の２乗と、ホールド回路２６の出
力の差の積分値を入力信号Fiの１周期毎ホールド
する。このようにしてチヤージポンプ２０を構成
する区間平均回路２３は所定の区間毎、即ち入力
信号Fiの瞬時値の２乗とホールド回路２６の出力
の差の平均値を出力する。このような区間平均回
路２３においては、ホールド回路２６の出力と位
相比較器１０の出力との差だけを入力信号の周期
で積分器２４により入力周波数と周期して積分す
るようにしているので、入力周波数Fiが低周波で
も高速で応答し、かつリツプルを除去する。チヤ
ージポンプ２０の出力は加算点３０において位相
制御信号αと引算され、その引算信号は積分器４
０に加えられて積分された後、次段の電圧制御発
振器５０に加えられる。電圧制御発振器５０の出
力は分周器６０を介して位相比較器１０の他方の
入力端子１２に加えられるが、この電圧制御発振
器は出力周波数Foの位相角が位相制御信号αで
規定される一定の値になるように、即ち積分器４
０の入力が零になるように発振器の出力の位相を
制御する。積分器４０の入力が零になると、電圧
制御発振器５０は位相制御信号αで定まる一定位
相角の周波数Foの出力する。その結果、出力端
子OUTよりその位相角が位相制御信号αの値で
規定されたFo信号が連続して取り出される。な
お、位相制御信号αは必ずしも加える必要はな
い。その場合、出力を電圧制御発振器５０より取
り出すようにすれば、出力として位相角が入力信
号Fiで規定され、この入力信号FiをＮ倍にてい倍
した信号が取り出される。
このような構成の本考案の位相制御回路におい
ては、PLLを構成するローパスフイルタに区間
平均回路２３を用いている。区間平均回路２３に
おいてなホールド回路２６の出力と位相比較器１
０の出力との差だけを入力信号の周期で積分器２
４により積分するようにしているので、応答が非
常に速い。したがつて、このような区間平均回路
２３を用いて構成した本考案においては、低周波
入力でも極めて高速で、これに同期した信号を簡
単な構成によつて得ることができる。
ては、PLLを構成するローパスフイルタに区間
平均回路２３を用いている。区間平均回路２３に
おいてなホールド回路２６の出力と位相比較器１
０の出力との差だけを入力信号の周期で積分器２
４により積分するようにしているので、応答が非
常に速い。したがつて、このような区間平均回路
２３を用いて構成した本考案においては、低周波
入力でも極めて高速で、これに同期した信号を簡
単な構成によつて得ることができる。
図は本考案に係る位相制御回路の一実施例を示
す接続図である。 １０……位相比較器、２０……チヤージポン
プ、２３………区間平均回路、４０……積分器、
５０……電圧制御発振器、６０……分周器。
す接続図である。 １０……位相比較器、２０……チヤージポン
プ、２３………区間平均回路、４０……積分器、
５０……電圧制御発振器、６０……分周器。
Claims (1)
- 低周波入力信号、分周器、前記低周波入力信号
と分周器の出力信号の位相を比較する位相比較
器、積分器、前記入力信号に同期した信号によつ
て駆動されるスイツチ、このスイツチを通過した
前記積分器の出力信号をホールドするホールド回
路およびこのホールド回路の出力を前記積分器に
帰還する帰還抵抗よりなる区間平均回路を有し前
記位相比較器の出力によつて正又は負の基準電圧
源が前記積分器に接続されるように構成したチヤ
ージポンプ、このチヤージポンプにおける前記ホ
ールド回路の出力が加えられる電圧制御発信器、
この電圧制御発信器の出力を分周する前記分周器
を具備し、前記分周器又は電圧制御発信器より出
力信号を得るようにしてなる位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9613783U JPS604043U (ja) | 1983-06-22 | 1983-06-22 | 位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9613783U JPS604043U (ja) | 1983-06-22 | 1983-06-22 | 位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS604043U JPS604043U (ja) | 1985-01-12 |
| JPH0339949Y2 true JPH0339949Y2 (ja) | 1991-08-22 |
Family
ID=30229252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9613783U Granted JPS604043U (ja) | 1983-06-22 | 1983-06-22 | 位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604043U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002173387A (ja) * | 2000-12-01 | 2002-06-21 | Sumiyoshi Heavy Ind Co Ltd | 有機物類の肥料化装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192178U (ja) * | 1986-05-29 | 1987-12-07 | ||
| JP2533518B2 (ja) * | 1987-03-06 | 1996-09-11 | 株式会社日立製作所 | 位相同期回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55836U (ja) * | 1978-06-19 | 1980-01-07 |
-
1983
- 1983-06-22 JP JP9613783U patent/JPS604043U/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002173387A (ja) * | 2000-12-01 | 2002-06-21 | Sumiyoshi Heavy Ind Co Ltd | 有機物類の肥料化装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS604043U (ja) | 1985-01-12 |
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