JPH0340469A - メサ型半導体装置の製造方法 - Google Patents
メサ型半導体装置の製造方法Info
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- JPH0340469A JPH0340469A JP17623889A JP17623889A JPH0340469A JP H0340469 A JPH0340469 A JP H0340469A JP 17623889 A JP17623889 A JP 17623889A JP 17623889 A JP17623889 A JP 17623889A JP H0340469 A JPH0340469 A JP H0340469A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、メサ型半導体装置の製造方法に関し、特に、
半導体基板表面から内部にかけて開口を設置することに
よりメサ部を形成するメサ型半導体装置例えばゲート・
ターン・オフ・サイリスタ（Ｇａｔｅ Ｔｕｒｎ ｏｆ
ｆ ＴｈｙｒｉｓｔｏｒここからはＧ、Ｔ。
半導体基板表面から内部にかけて開口を設置することに
よりメサ部を形成するメサ型半導体装置例えばゲート・
ターン・オフ・サイリスタ（Ｇａｔｅ Ｔｕｒｎ ｏｆ
ｆ ＴｈｙｒｉｓｔｏｒここからはＧ、Ｔ。
０と記載する）に好適する。
（従来の技術）
半導体装置では、接合端部を半導体基板表面に露出させ
るプレイナ型に対して、接合端部を半導体基板の露出面
に導出していわゆるヘベル面を形成して耐圧特性を改善
したりするメサ型も多用されている。メサ構造を備える
半導体装置としては、−例としてセンターゲート方式の
Ｇ、Ｔ、○があり、その構造を第１図の断面図に示した
。
るプレイナ型に対して、接合端部を半導体基板の露出面
に導出していわゆるヘベル面を形成して耐圧特性を改善
したりするメサ型も多用されている。メサ構造を備える
半導体装置としては、−例としてセンターゲート方式の
Ｇ、Ｔ、○があり、その構造を第１図の断面図に示した
。
このエミッタ領域の構造も小型のＧ、Ｔ、○では、メサ
型でなくいわゆるプレイナ構造が採用されているのに対
して、例えば２５００ Ｖ〜４５００ Ｖの大電圧の耐
圧特性が必要な型即ち大型ではメサ型が採用されている
。
型でなくいわゆるプレイナ構造が採用されているのに対
して、例えば２５００ Ｖ〜４５００ Ｖの大電圧の耐
圧特性が必要な型即ち大型ではメサ型が採用されている
。
求められる耐圧特性が例えば２５００ Ｖ〜４５００
Ｖの大型Ｇ、Ｔ、○では、表面濃度がほぼ１０”／ｃｃ
のＮ−シリコン半導体基板１の両面からＢを導入して、
表面濃度が１０ ／ｃｃ程度の２層２を設け、その
一方を陽極として動作させ、他方にはＰなどエミッタ領
域３・・・を形成してＰＮＰＮの４層構造とし、この２
層２をゲート層として機能させるが一般的な構造である
。従って、半導体基板１の層間には、当然ＰＮ接合が存
在する。また、この各メサ型エミッタ領域３・・・には
銅、モリブデン及びタングステンなどからなる導電材料
（図示せず）を圧接配置して夫々の導通を図っている。
Ｖの大型Ｇ、Ｔ、○では、表面濃度がほぼ１０”／ｃｃ
のＮ−シリコン半導体基板１の両面からＢを導入して、
表面濃度が１０ ／ｃｃ程度の２層２を設け、その
一方を陽極として動作させ、他方にはＰなどエミッタ領
域３・・・を形成してＰＮＰＮの４層構造とし、この２
層２をゲート層として機能させるが一般的な構造である
。従って、半導体基板１の層間には、当然ＰＮ接合が存
在する。また、この各メサ型エミッタ領域３・・・には
銅、モリブデン及びタングステンなどからなる導電材料
（図示せず）を圧接配置して夫々の導通を図っている。
メサ型エミッタ領域３の形成に当たっては（複数のメサ
部形成を単一の部分の説明で代表させる）、第２図にあ
るように（第１図と同一の部品には同じ番号を付けた）
シリコン半導体基板１には、マスクとして機能する酸化
珪素被膜４を被覆後、公知のＰ Ｅ Ｐ （Ｐｈｏｔｏ
Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）を行う。即ち
、レジスト層５を被着してからの露光・現像更に食刻工
程により開口６を設けてから、レジスト層５を剥離して
開口６に露出した半導体基板１を酸化珪素被膜４をマス
クとして食刻する。
部形成を単一の部分の説明で代表させる）、第２図にあ
るように（第１図と同一の部品には同じ番号を付けた）
シリコン半導体基板１には、マスクとして機能する酸化
珪素被膜４を被覆後、公知のＰ Ｅ Ｐ （Ｐｈｏｔｏ
Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）を行う。即ち
、レジスト層５を被着してからの露光・現像更に食刻工
程により開口６を設けてから、レジスト層５を剥離して
開口６に露出した半導体基板１を酸化珪素被膜４をマス
クとして食刻する。
この工程は、半導体基板１に形成したエミッタ領域３
（Ｎりとベース領域（Ｐ層）６間に形成されたＰＮ接合
７が露出するまで実施する０食刻工程の深さは、接合の
位置にもよるが２０〜３０ｐに及ぶ。
（Ｎりとベース領域（Ｐ層）６間に形成されたＰＮ接合
７が露出するまで実施する０食刻工程の深さは、接合の
位置にもよるが２０〜３０ｐに及ぶ。
（発明が解決しようとする課題）
この工程により形成したメサ構造では、第２図に明らか
なように、メサ面は半導体基板１の表面とほぼ９０°と
切立っており、その後の取扱いによって簡単にこの部分
が欠けてしまう。この現像は、ステンレスピンセットの
ように硬い物質によってだけでなく、樹脂を被覆したピ
ンセットや治具類でもぶつかると欠ける。この欠けが発
生した場合、接合にまでに達するとリークを引起こす外
に、欠は即ちシリコン屑によって他の部分にキズを付は
リークや短絡の原因になる。
なように、メサ面は半導体基板１の表面とほぼ９０°と
切立っており、その後の取扱いによって簡単にこの部分
が欠けてしまう。この現像は、ステンレスピンセットの
ように硬い物質によってだけでなく、樹脂を被覆したピ
ンセットや治具類でもぶつかると欠ける。この欠けが発
生した場合、接合にまでに達するとリークを引起こす外
に、欠は即ちシリコン屑によって他の部分にキズを付は
リークや短絡の原因になる。
本発明は、このような事情により威されたもので、メサ
面の欠けの発生を防止すると共に、ピンホールの少ない
メサ食刻工程によりメサ型半導体装置の製造工程を提供
することを目的とするものである。
面の欠けの発生を防止すると共に、ピンホールの少ない
メサ食刻工程によりメサ型半導体装置の製造工程を提供
することを目的とするものである。
（８題を解決するための手段）
半導体基板の保有する導電型と反対の不純物を導入して
ＰＮ接合を形成する工程と、この半導体基板にマスクと
なる被膜を被覆する工程と、この被膜の所定の位置を除
去して開口を形成する工程と、マスクとして機能する被
膜の開口付近を露出させてレジスト層を被着する工程と
、露出した半導体基板をＰＮ接合に達するまで食刻する
と共にマスクとして機能する被膜の一部をσ鍔口内に突
出させる工程と、前記レジスト層を利用してｅｚマスク
として機能する被膜の突 出した部分を除去すると共に半導体基板の一部を露出し
かつ前記接合端を露出する工程と、開口を所定の深さま
で食刻しかつ露出した半導体基板の一部を丸める工程に
、本発明に係わるメサ型半導体装置の製造方法の特徴が
ある。
ＰＮ接合を形成する工程と、この半導体基板にマスクと
なる被膜を被覆する工程と、この被膜の所定の位置を除
去して開口を形成する工程と、マスクとして機能する被
膜の開口付近を露出させてレジスト層を被着する工程と
、露出した半導体基板をＰＮ接合に達するまで食刻する
と共にマスクとして機能する被膜の一部をσ鍔口内に突
出させる工程と、前記レジスト層を利用してｅｚマスク
として機能する被膜の突 出した部分を除去すると共に半導体基板の一部を露出し
かつ前記接合端を露出する工程と、開口を所定の深さま
で食刻しかつ露出した半導体基板の一部を丸める工程に
、本発明に係わるメサ型半導体装置の製造方法の特徴が
ある。
（作 用）
本発明に関するメサ型半導体装置の製造方法では、ＰＮ
接合を形成した半導体基板を酸化珪素などをマスクとす
るメサ食刻工程後、マスクを後退させてメサ面の端を露
出させて更に食刻工程を施して丸める。このマスクを後
退させるには、予めレジストパターンを形成してメサ面
の食刻工程時にマスクに発生しているピンホールを覆っ
ているので、不要な食刻を抑制する点にも有効である。
接合を形成した半導体基板を酸化珪素などをマスクとす
るメサ食刻工程後、マスクを後退させてメサ面の端を露
出させて更に食刻工程を施して丸める。このマスクを後
退させるには、予めレジストパターンを形成してメサ面
の食刻工程時にマスクに発生しているピンホールを覆っ
ているので、不要な食刻を抑制する点にも有効である。
（実施例）
第３図乃至第６図を参照して本発明に係わる一実施例を
センターゲート型Ｇ、Ｔ、Ｏにより説明する。比抵抗が
１００Ω０表面濃度が１０１３／ｃｃ程度のＮ−型のシ
リコン半導体基板１０の両表面から反対導電型のＢを７
０〜８０即導入拡散して表面濃度が約１０ ／ｃｃ
のベース領域１１を形成し、その−方を陽極として動作
させ、他方には深さ１０μｍ程度表面ａ度１０ ／
ｃｃのエミッタ領域１２・・・を形威する。この結果Ｎ
Ｐ層からなる半導体基板が構成され、エミッタ領域１２
とベース領域１１間にはＰＮ接合１３が形成され、ベー
ス領域１１にはゲート（図示せず）を設置する。エミッ
タ領域１２・・・をメサ状に形成した断面図は第１図に
明らかにしたが、センターゲート構造は、本発明に関係
がないので説明を割愛するが、以下の説明では、単一の
エミッタ領域を食刻工程により形成する例により行う。
センターゲート型Ｇ、Ｔ、Ｏにより説明する。比抵抗が
１００Ω０表面濃度が１０１３／ｃｃ程度のＮ−型のシ
リコン半導体基板１０の両表面から反対導電型のＢを７
０〜８０即導入拡散して表面濃度が約１０ ／ｃｃ
のベース領域１１を形成し、その−方を陽極として動作
させ、他方には深さ１０μｍ程度表面ａ度１０ ／
ｃｃのエミッタ領域１２・・・を形威する。この結果Ｎ
Ｐ層からなる半導体基板が構成され、エミッタ領域１２
とベース領域１１間にはＰＮ接合１３が形成され、ベー
ス領域１１にはゲート（図示せず）を設置する。エミッ
タ領域１２・・・をメサ状に形成した断面図は第１図に
明らかにしたが、センターゲート構造は、本発明に関係
がないので説明を割愛するが、以下の説明では、単一の
エミッタ領域を食刻工程により形成する例により行う。
第３図にあるように半導体基板ＩＯの表面に熱酸化法ま
たはＣＶ Ｄ （Ｃｈｅｎ＋１ｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によりマスクとして機能する
酸化被膜１４を約１．２μ国被着する。次にＰＥＰ工程
工程−ジスト層を利用して所定の位置の酸化膜１４に開
口１５を形成後レジスト層を剥離する（第４図参照）０
次に第２のＰＥＰ工程工程数て新レジスト層１６を酸化
被膜１４の端部付近を除いて形成する（第５図参照）。
たはＣＶ Ｄ （Ｃｈｅｎ＋１ｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によりマスクとして機能する
酸化被膜１４を約１．２μ国被着する。次にＰＥＰ工程
工程−ジスト層を利用して所定の位置の酸化膜１４に開
口１５を形成後レジスト層を剥離する（第４図参照）０
次に第２のＰＥＰ工程工程数て新レジスト層１６を酸化
被膜１４の端部付近を除いて形成する（第５図参照）。
ここで、フッ硝酸系のシリコン食刻液により開口１５を
２５−〜３〇−食刻してエミッタ領域１２とベース領域
ｌ１間に形成されたＰＮ接合１３を露出してメサ面を形
成するが、被食刻物の食刻速度差により酸化被膜１４が
開口１５内に張出す形となる（第６図参照）。
２５−〜３〇−食刻してエミッタ領域１２とベース領域
ｌ１間に形成されたＰＮ接合１３を露出してメサ面を形
成するが、被食刻物の食刻速度差により酸化被膜１４が
開口１５内に張出す形となる（第６図参照）。
更に、 ＮＨ，により酸化被膜１４をレジストＭ１６を
マスクとして再び食刻して張出部分を除去してエミッタ
領域１２の角部Ａを露出させ（この工程後は第２図と同
様なので割愛する）、更に、フッ硝酸系のシリコン食刻
液を用いて角部Ａを含むメサ面を約１μｍ除去する第２
の食刻を行う（第７図参照）。このように、第２のＰＥ
Ｐ工程工程数置した新しジストＭＪ１６は、メサの端が
露出するように内側の位置に予め設計する。
マスクとして再び食刻して張出部分を除去してエミッタ
領域１２の角部Ａを露出させ（この工程後は第２図と同
様なので割愛する）、更に、フッ硝酸系のシリコン食刻
液を用いて角部Ａを含むメサ面を約１μｍ除去する第２
の食刻を行う（第７図参照）。このように、第２のＰＥ
Ｐ工程工程数置した新しジストＭＪ１６は、メサの端が
露出するように内側の位置に予め設計する。
また、第２の食刻工程は深さ１μｍ程度と浅いので、食
刻速度の遅いものが適当であり、また食刻マスクの酸化
被膜１４が実質的に食刻されない方が良い。この等方性
食刻手段にＣＤＥ方式［マグネトロン管により発生させ
たプラズマから離れた場所に移した基（ラジカルＲａｄ
ｉｃａｌ）によりほぼ等方性食刻する方式コを利用する
と上記の要求を十分溝たすことになる。
刻速度の遅いものが適当であり、また食刻マスクの酸化
被膜１４が実質的に食刻されない方が良い。この等方性
食刻手段にＣＤＥ方式［マグネトロン管により発生させ
たプラズマから離れた場所に移した基（ラジカルＲａｄ
ｉｃａｌ）によりほぼ等方性食刻する方式コを利用する
と上記の要求を十分溝たすことになる。
なお、Ｇ、Ｔ、Ｏ用のメサ構造として完成させるには、
第２図に示すように、突出したＰＮ接合を覆う酸化物層
にパッシベイション（Ｐａ５ｓｉｖ−ａｔｉｏｎ）層と
してポリイミド層を重ねて配置し、ここに設置した開口
を介してゲート用電極を設置する。また、突出したメサ
部の頂面にはこの酸化物層とポリイミド層を延長させ、
その大部分を除去して得られる窓にＡｌ１またはＡＱ金
合金Ａｌ２−３ｉ−Ｃｕ、 ＡＱ−８ｉなど）を堆積
してエミッタ電極を形成する。
第２図に示すように、突出したＰＮ接合を覆う酸化物層
にパッシベイション（Ｐａ５ｓｉｖ−ａｔｉｏｎ）層と
してポリイミド層を重ねて配置し、ここに設置した開口
を介してゲート用電極を設置する。また、突出したメサ
部の頂面にはこの酸化物層とポリイミド層を延長させ、
その大部分を除去して得られる窓にＡｌ１またはＡＱ金
合金Ａｌ２−３ｉ−Ｃｕ、 ＡＱ−８ｉなど）を堆積
してエミッタ電極を形成する。
この突出部の高さは約３０−に形成し、 Ｎ−型シリコ
ン半導体基板表面から導入拡散する不純物としてはＢや
Ｇａが利用でき、エミッタ領域用不純物は通常Ｐを使用
する。
ン半導体基板表面から導入拡散する不純物としてはＢや
Ｇａが利用でき、エミッタ領域用不純物は通常Ｐを使用
する。
また、上記実施例では、半導体基板の材質をシリコン単
結晶としたが、Ｇ ａ Ａ ｓなどの■−■族化合物か
らなる半導体基板、も使用できることを付記する。
結晶としたが、Ｇ ａ Ａ ｓなどの■−■族化合物か
らなる半導体基板、も使用できることを付記する。
このように、本発明による製造方法では、メサ端の欠け
が減少する外に、二回のＰＥＰ工程によりレジスト層が
重ねられマスクとして機能する酸化被膜には、ピンホー
ルの形成される頻度が減少するので、半導体素子のいわ
ゆるフィールド被膜としても機能する際にリーク電流を
極端に減らすことが可能になった。即ち、従来の製造方
法では、リーク不良率が約２５％であったものが、本発
明では僅か５％以下に減少した。
が減少する外に、二回のＰＥＰ工程によりレジスト層が
重ねられマスクとして機能する酸化被膜には、ピンホー
ルの形成される頻度が減少するので、半導体素子のいわ
ゆるフィールド被膜としても機能する際にリーク電流を
極端に減らすことが可能になった。即ち、従来の製造方
法では、リーク不良率が約２５％であったものが、本発
明では僅か５％以下に減少した。
更にピンホールの発生に伴う配線や電極における短絡事
故発生率は従来はぼ１５％であったものが、本発明方法
によると２％以下となり結果的には、半導体素子の信頼
性の向上をもたらすものである。
故発生率は従来はぼ１５％であったものが、本発明方法
によると２％以下となり結果的には、半導体素子の信頼
性の向上をもたらすものである。
第１図はセンターゲート方式Ｇ、Ｔ、Ｏのメサ状カソー
ド領域の断面図、第２図はその製造工程を示す断面図、
第３図乃至第６図は本発明に係わる一実施例の製造工程
を示す断面図である。 １０：Ｎ型半導体基板、 １１：ベース領域、１２：
エミッタ領域、 １３：ＰＮ接合。 １４：酸化被膜、 １５：開口、１６：レジス
ト、 Ａ：角部。 第 １ 図 第 図 第 図 第 図 第 図 第 図
ド領域の断面図、第２図はその製造工程を示す断面図、
第３図乃至第６図は本発明に係わる一実施例の製造工程
を示す断面図である。 １０：Ｎ型半導体基板、 １１：ベース領域、１２：
エミッタ領域、 １３：ＰＮ接合。 １４：酸化被膜、 １５：開口、１６：レジス
ト、 Ａ：角部。 第 １ 図 第 図 第 図 第 図 第 図 第 図
Claims (1)
- 半導体基板の保有する導電型と反対の不純物を導入して
ＰＮ接合を形成する工程と、この半導体基板にマスクと
なる被膜を被覆する工程と、この被膜の所定の位置を除
去して開口を形成する工程と、マスクとして機能する被
膜の開口付近を露出させてレジスト層を被着する工程と
、露出した半導体基板をＰＮ接合に達するまで食刻して
マスクとして機能する被膜の一部を開口内に突出させる
工程と、前記レジスト層を利用してマスクとして機能す
る被膜の突出した部分を除去すると共にこれに対応する
半導体基板の一部を露出しかつ接合端を露出する工程と
、開口を所定の深さまで食刻しかつ露出した半導体基板
の一部を丸める工程を含むことを特徴とするメサ型半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17623889A JPH0340469A (ja) | 1989-07-07 | 1989-07-07 | メサ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17623889A JPH0340469A (ja) | 1989-07-07 | 1989-07-07 | メサ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340469A true JPH0340469A (ja) | 1991-02-21 |
Family
ID=16010055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17623889A Pending JPH0340469A (ja) | 1989-07-07 | 1989-07-07 | メサ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017103336A (ja) * | 2015-12-01 | 2017-06-08 | 株式会社東芝 | 半導体装置の製造方法及び製造装置 |
-
1989
- 1989-07-07 JP JP17623889A patent/JPH0340469A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017103336A (ja) * | 2015-12-01 | 2017-06-08 | 株式会社東芝 | 半導体装置の製造方法及び製造装置 |
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