JPH0340529B2 - - Google Patents
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- Publication number
- JPH0340529B2 JPH0340529B2 JP60068249A JP6824985A JPH0340529B2 JP H0340529 B2 JPH0340529 B2 JP H0340529B2 JP 60068249 A JP60068249 A JP 60068249A JP 6824985 A JP6824985 A JP 6824985A JP H0340529 B2 JPH0340529 B2 JP H0340529B2
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- JP
- Japan
- Prior art keywords
- circuit
- differential amplifier
- input
- phase
- cpn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
〔概要〕
シングル入力の差動増幅回路であつて、差動接
続されたトランジスタの両エミツタ抵抗の接続点
に入力信号を分圧して結合容量を介して印加し、
差動出力間の周波数特性等のバランスを調整す
る。 〔産業上の利用分野〕 本発明はシングル入力を差動出力化する回路に
係り、特に差動出力間の周波数特性のバランスを
調整する回路構成に関する。 〔従来の技術〕 シングル入力信号をそれと同相及び逆相の差動
信号に変換する方法として、差動回路の片方入力
に信号を入れ、もう一方をAC的に接地する方法
がある。 第５図にその回路を示しており、トランジスタ
Q1，Q2で差動構成とし、Vput１，Vput２に差動信
号を出力する。入力はトランジスタQ1のベース
にVinのみから行ない、トランジスタQ2の方は抵
抗R4，R5で分圧してバイアスを与えている。バ
ランスがとれた差動出力を得るために、負荷の
RL1＝RL2、エミツタ抵抗RE1＝RE2となされる。
さらに、振幅のみでなく位相特性がVput１とVput
２で180゜ずれているつまり反対位相であることが
要求される。 ところが、定電流バイアス回路を構成するトラ
ンジスタQ3，Q4のうち、トランジスタQ1，Q2の
共通エミツタ点に接続するトランジスタQ3には
Csなるストレーキヤパシタが入る。それは集積回
路ではNPNトランジスタのコレクタと基板
（GND）間に構造上ストレーキヤパシタ（Cs）と
して約1pF程度の寄生容量が入るからである。 第５図の回路においては Vput１＝−RLCS／RE＋RECSVio (1) Vput２＝RLCS／RE＋RECS１／１＋jωRECSVio (2) となる。（ＲＣ≡Ｒ／１＋jωCR）なお、トランジ スタQ1，Q2にも図示のストレーキヤパシタFSが
入るが、これはバランスしているから出力の位相
ずれに関与しない。 式(1)(2)から明らかなように低周波ではVput１
（逆相出力）、Vput２（同相出力）は互いに利得は
等しく位相は180゜異なつているが、高周波では
Vput２の方が利得の低下及び位相の遅れがVput１
に比べて大きくなり、両者のバランスが悪くなつ
てしまう。 これを改善する回路として、本発明者による先
の提案の第４図の構成がある。図において第５図
と同一部分には同一符号で指示してある。 この回路は入力信号Vioをストレーキヤパシタ
CSとほぼ等しい値の結合容量CCを介して定電流
バイアス回路Q3のコレクタへ印加するものであ
る。 なお、同回路において、トランジスタQ6は入
力バツフアであり、Q5はこれに定電流バイアス
するトランジスタであつて本質的なものでない。 VioとVput１，Vput２の関係は次のようになる。 Vput１ ＝−RLCS／RECC＋RECS・１／１＋jωRECCVio(3
) VOUT２ ＝RLCS／RECC＋RECS・１／１＋jωRECSVio (4) ここで RECC≡１／１／RE＋jωCC＝RE／１＋jωRECC のごとく表わしている。 CC＝CSとすると、式(3)、(4)は等しくなり、Vput
１、Vput２のバランスがとれることになる。 〔発明が解決しようとする問題点〕 しかし、第４図の回路では同相と逆相の位相マ
ツチを高精度に合わせる場合、構造の異なる２つ
の容量CS，CCの容量比を高精度で合せる必要が
あり、例えばRE＝3KΩ、CS＝1pFとすると、同
相と逆相差180±１度を実現するには、CCをCSの
±22％以内で設計しなければならなかつた。しか
し、これは実際上においてはかなり困難なことで
ある。 本発明は、この問題を解決し、ラフな設計にお
いても高精度で位相合せすることを目的とする。 〔問題点を解決する手段〕 本発明においては、差動増幅器の一方に所定の
基準電圧を与え、もう一方に入力信号を加える差
動増幅器において、差動増幅器を構成する一対の
トランジスタの両エミツタ抵抗の接続点に前記入
力信号を分圧した信号を容量を介して加えるごと
くなす。 〔作用〕 上記によれば、差動増幅器を構成する一対のト
ランジスタの両エミツタ抵抗の接続点に入力信号
を分圧して加える際、その分圧比を調整すること
によりり差動増幅器の出力Vput１，Vput２を広範
囲にわたつて調整可能になる。 〔実施例〕 第１図に本発明の一実施例の回路構成を表わし
ており、先の第４図及び第５図と同一部分には同
一符号で指示してある。またトランジスタQ2の
ベースには抵抗分割等によりバイアス（基準電
圧）を供給している。図において、第５図の回路
と異なるのは、入力信号Vioを抵抗R8で分圧し、
容量C1とCCを介して両エミツタ抵抗のRE1，RE2
の接続点に加えている。なお実際には図示のバツ
フアのトランジスタQ6、結合容量CCを介して分
圧入力信号が印加される。ここで容量CIはその容
量値が大きく交流インピーダンスが無視できる位
小さくなし、抵抗R8の分圧比をＫとする。 その時第１図の交流等価回路は第２図に表わす
ようになる。これを用いて、以下にVio，Vput１
の関係を求める。 Vput１＝−（RL1CS）ie1 ＝−（RL1CS）Vio−Vcpn／RE1 Vput１＝−RL1CS／RE1（Vio−Vcpn） (5) ただし、RL1CS＝RL1／１＋jωRL1CS また、次の関係式も成り立つ。 Vio−Vcpn／RE1＋（１−ｋ）Vio−Vcpn／CC ＝Vcpn／RE2CS (6) ただし、１／jωCCをCCと表わしている。 RE1＝RE2＝RE、RL1＝RLとすると(5)、(6)式は Vput１＝−RLCS／RE（Vio−Vcpn） (7) Vio−Vcpn／RE＋（１−ｋ）Vio−Vcpn／CC ＝Vcpn／RECS (8) となる。 式(8)をVcpnについて解くと、 （１／RE＋１−ｋ／CC）Vio ＝（１／RE＋１／CC＋１／RECS）Vcpn CC＋（１−ｋ）RE／RECCVio ＝2CCCS＋RE（CC＋CS）／RECCCSVcpn Vcpn＝CS（CC＋（１−ｋ）RE）／2CCCS＋RE（CC＋CS）V
io(9) となり、式(9)を式(7)に代入するとVio，Vput１の
関係式が求まる。 Vput１＝−RLCS／RE（１−CCCS＋（１−ｋ）RECS
／2CCCS＋RE（CC＋CS））Vio ＝−RLCS／RE・CCCS＋RECC＋kRECS／2CCCS
−RE（CC＋CS）Vio ＝−（RLCS）・１／RECC（RE＋CS）＋RECS
）（RE＋CC） ・（CCCS＋RECC＋KRECS）Vio ＝−（RLCS）・１／RECS／RE＋CC＋RECS／
RE＋CS・CCCS＋RECC＋kRECS／（RE＋CC）（RE＋CS）Vio
＝−RLCS／RECC＋RECS・CC／RE＋CC・CS／RE＋
CS・（１＋RE（１／CS＋Ｋ／CC））Vio ここで、CCを１／jωCC、CSを１／jωCSと書き直すと Vput１＝−RLCS／RECC−RECS・１／１＋jωR
ECC・１＋jωRE（kCC＋CS）／１＋jωRECSVio (10) 一方、Vput２についても同様にして次のように
得られる。 Vput２＝RLCS／RECC＋RECS・１／１＋jωREC
C・１＋jωRE（１−ｋ）CC／１＋jωRECSVio (11) ここで抵抗８の分圧比Ｋ＝０とすれば、従来回
路（第５図）と同じであり、Vio、Vputの関係は
先の(3)、(4)式に等しくなる。 また、Ｋ≠０（Ｋ≦１）とすると、(10)、(11)式か
ら明らかなように利得の差及び位相差が小さくな
る。従つて、素子特性がばらついてもｋを変える
ことにより、Vput１とVput２のバランスを調整す
ることができる。 上記(10)(11)式をもとにCSの値と、Vput１，Vput２
の位相差を最小にするｋの値を以下に示す。 条件として、 結合コンデンサ CC＝2.0pF エミツタ抵抗 RE＝3KΩ 周波数 ＝4.2MHz とすると、次のようになる。 【表】 ここで、CCを一定にしてCSが変わる場合に分
圧比ｋを調整するように示したが、その逆でCSが
一定でCCが変わると考えても同様に分圧比ｋの
調整でVput１，Vput２の調整をとることができ
る。 実際にはCS、CCの両方とも容量値にバラツキ
が生じ、従来法では出力Vput１，Vput２のバラン
スをとることは容易ではなかつたが、本実施例で
は、これが可能となる。 第１図においては信号分割（抵抗R8）を集積
回路外で行なつているが、容量比（CSとCC）が
確定していれば第３図のごとく信号分割（R27，
R28）を集積回路内部で行うようにしても良い。
また、抵抗R27，R28の比を集積回路形成後トリ
ミングにより調整するようにしても良い。 〔発明の効果〕 以上から明らかなごとく、本発明によれば差動
増幅器の一方の入力に所定の基準電圧を与え、も
う一方に入力信号を加える差動増幅器において、
両エミツタ抵抗の接地点に前記入力信号を分圧し
た信号を加えるようにし、その際、分圧比を調整
することによつて差動増幅器の出力のバランスを
とることができる。特に本発明によれば、従来に
おいてはむずかしかつた集積回路化された差動増
幅器の素子特性のバラツキがある場合においても
前記入力信号の分圧比の調整により出力信号の振
幅及び位相特性のバランスをとることが可能にな
る。
続されたトランジスタの両エミツタ抵抗の接続点
に入力信号を分圧して結合容量を介して印加し、
差動出力間の周波数特性等のバランスを調整す
る。 〔産業上の利用分野〕 本発明はシングル入力を差動出力化する回路に
係り、特に差動出力間の周波数特性のバランスを
調整する回路構成に関する。 〔従来の技術〕 シングル入力信号をそれと同相及び逆相の差動
信号に変換する方法として、差動回路の片方入力
に信号を入れ、もう一方をAC的に接地する方法
がある。 第５図にその回路を示しており、トランジスタ
Q1，Q2で差動構成とし、Vput１，Vput２に差動信
号を出力する。入力はトランジスタQ1のベース
にVinのみから行ない、トランジスタQ2の方は抵
抗R4，R5で分圧してバイアスを与えている。バ
ランスがとれた差動出力を得るために、負荷の
RL1＝RL2、エミツタ抵抗RE1＝RE2となされる。
さらに、振幅のみでなく位相特性がVput１とVput
２で180゜ずれているつまり反対位相であることが
要求される。 ところが、定電流バイアス回路を構成するトラ
ンジスタQ3，Q4のうち、トランジスタQ1，Q2の
共通エミツタ点に接続するトランジスタQ3には
Csなるストレーキヤパシタが入る。それは集積回
路ではNPNトランジスタのコレクタと基板
（GND）間に構造上ストレーキヤパシタ（Cs）と
して約1pF程度の寄生容量が入るからである。 第５図の回路においては Vput１＝−RLCS／RE＋RECSVio (1) Vput２＝RLCS／RE＋RECS１／１＋jωRECSVio (2) となる。（ＲＣ≡Ｒ／１＋jωCR）なお、トランジ スタQ1，Q2にも図示のストレーキヤパシタFSが
入るが、これはバランスしているから出力の位相
ずれに関与しない。 式(1)(2)から明らかなように低周波ではVput１
（逆相出力）、Vput２（同相出力）は互いに利得は
等しく位相は180゜異なつているが、高周波では
Vput２の方が利得の低下及び位相の遅れがVput１
に比べて大きくなり、両者のバランスが悪くなつ
てしまう。 これを改善する回路として、本発明者による先
の提案の第４図の構成がある。図において第５図
と同一部分には同一符号で指示してある。 この回路は入力信号Vioをストレーキヤパシタ
CSとほぼ等しい値の結合容量CCを介して定電流
バイアス回路Q3のコレクタへ印加するものであ
る。 なお、同回路において、トランジスタQ6は入
力バツフアであり、Q5はこれに定電流バイアス
するトランジスタであつて本質的なものでない。 VioとVput１，Vput２の関係は次のようになる。 Vput１ ＝−RLCS／RECC＋RECS・１／１＋jωRECCVio(3
) VOUT２ ＝RLCS／RECC＋RECS・１／１＋jωRECSVio (4) ここで RECC≡１／１／RE＋jωCC＝RE／１＋jωRECC のごとく表わしている。 CC＝CSとすると、式(3)、(4)は等しくなり、Vput
１、Vput２のバランスがとれることになる。 〔発明が解決しようとする問題点〕 しかし、第４図の回路では同相と逆相の位相マ
ツチを高精度に合わせる場合、構造の異なる２つ
の容量CS，CCの容量比を高精度で合せる必要が
あり、例えばRE＝3KΩ、CS＝1pFとすると、同
相と逆相差180±１度を実現するには、CCをCSの
±22％以内で設計しなければならなかつた。しか
し、これは実際上においてはかなり困難なことで
ある。 本発明は、この問題を解決し、ラフな設計にお
いても高精度で位相合せすることを目的とする。 〔問題点を解決する手段〕 本発明においては、差動増幅器の一方に所定の
基準電圧を与え、もう一方に入力信号を加える差
動増幅器において、差動増幅器を構成する一対の
トランジスタの両エミツタ抵抗の接続点に前記入
力信号を分圧した信号を容量を介して加えるごと
くなす。 〔作用〕 上記によれば、差動増幅器を構成する一対のト
ランジスタの両エミツタ抵抗の接続点に入力信号
を分圧して加える際、その分圧比を調整すること
によりり差動増幅器の出力Vput１，Vput２を広範
囲にわたつて調整可能になる。 〔実施例〕 第１図に本発明の一実施例の回路構成を表わし
ており、先の第４図及び第５図と同一部分には同
一符号で指示してある。またトランジスタQ2の
ベースには抵抗分割等によりバイアス（基準電
圧）を供給している。図において、第５図の回路
と異なるのは、入力信号Vioを抵抗R8で分圧し、
容量C1とCCを介して両エミツタ抵抗のRE1，RE2
の接続点に加えている。なお実際には図示のバツ
フアのトランジスタQ6、結合容量CCを介して分
圧入力信号が印加される。ここで容量CIはその容
量値が大きく交流インピーダンスが無視できる位
小さくなし、抵抗R8の分圧比をＫとする。 その時第１図の交流等価回路は第２図に表わす
ようになる。これを用いて、以下にVio，Vput１
の関係を求める。 Vput１＝−（RL1CS）ie1 ＝−（RL1CS）Vio−Vcpn／RE1 Vput１＝−RL1CS／RE1（Vio−Vcpn） (5) ただし、RL1CS＝RL1／１＋jωRL1CS また、次の関係式も成り立つ。 Vio−Vcpn／RE1＋（１−ｋ）Vio−Vcpn／CC ＝Vcpn／RE2CS (6) ただし、１／jωCCをCCと表わしている。 RE1＝RE2＝RE、RL1＝RLとすると(5)、(6)式は Vput１＝−RLCS／RE（Vio−Vcpn） (7) Vio−Vcpn／RE＋（１−ｋ）Vio−Vcpn／CC ＝Vcpn／RECS (8) となる。 式(8)をVcpnについて解くと、 （１／RE＋１−ｋ／CC）Vio ＝（１／RE＋１／CC＋１／RECS）Vcpn CC＋（１−ｋ）RE／RECCVio ＝2CCCS＋RE（CC＋CS）／RECCCSVcpn Vcpn＝CS（CC＋（１−ｋ）RE）／2CCCS＋RE（CC＋CS）V
io(9) となり、式(9)を式(7)に代入するとVio，Vput１の
関係式が求まる。 Vput１＝−RLCS／RE（１−CCCS＋（１−ｋ）RECS
／2CCCS＋RE（CC＋CS））Vio ＝−RLCS／RE・CCCS＋RECC＋kRECS／2CCCS
−RE（CC＋CS）Vio ＝−（RLCS）・１／RECC（RE＋CS）＋RECS
）（RE＋CC） ・（CCCS＋RECC＋KRECS）Vio ＝−（RLCS）・１／RECS／RE＋CC＋RECS／
RE＋CS・CCCS＋RECC＋kRECS／（RE＋CC）（RE＋CS）Vio
＝−RLCS／RECC＋RECS・CC／RE＋CC・CS／RE＋
CS・（１＋RE（１／CS＋Ｋ／CC））Vio ここで、CCを１／jωCC、CSを１／jωCSと書き直すと Vput１＝−RLCS／RECC−RECS・１／１＋jωR
ECC・１＋jωRE（kCC＋CS）／１＋jωRECSVio (10) 一方、Vput２についても同様にして次のように
得られる。 Vput２＝RLCS／RECC＋RECS・１／１＋jωREC
C・１＋jωRE（１−ｋ）CC／１＋jωRECSVio (11) ここで抵抗８の分圧比Ｋ＝０とすれば、従来回
路（第５図）と同じであり、Vio、Vputの関係は
先の(3)、(4)式に等しくなる。 また、Ｋ≠０（Ｋ≦１）とすると、(10)、(11)式か
ら明らかなように利得の差及び位相差が小さくな
る。従つて、素子特性がばらついてもｋを変える
ことにより、Vput１とVput２のバランスを調整す
ることができる。 上記(10)(11)式をもとにCSの値と、Vput１，Vput２
の位相差を最小にするｋの値を以下に示す。 条件として、 結合コンデンサ CC＝2.0pF エミツタ抵抗 RE＝3KΩ 周波数 ＝4.2MHz とすると、次のようになる。 【表】 ここで、CCを一定にしてCSが変わる場合に分
圧比ｋを調整するように示したが、その逆でCSが
一定でCCが変わると考えても同様に分圧比ｋの
調整でVput１，Vput２の調整をとることができ
る。 実際にはCS、CCの両方とも容量値にバラツキ
が生じ、従来法では出力Vput１，Vput２のバラン
スをとることは容易ではなかつたが、本実施例で
は、これが可能となる。 第１図においては信号分割（抵抗R8）を集積
回路外で行なつているが、容量比（CSとCC）が
確定していれば第３図のごとく信号分割（R27，
R28）を集積回路内部で行うようにしても良い。
また、抵抗R27，R28の比を集積回路形成後トリ
ミングにより調整するようにしても良い。 〔発明の効果〕 以上から明らかなごとく、本発明によれば差動
増幅器の一方の入力に所定の基準電圧を与え、も
う一方に入力信号を加える差動増幅器において、
両エミツタ抵抗の接地点に前記入力信号を分圧し
た信号を加えるようにし、その際、分圧比を調整
することによつて差動増幅器の出力のバランスを
とることができる。特に本発明によれば、従来に
おいてはむずかしかつた集積回路化された差動増
幅器の素子特性のバラツキがある場合においても
前記入力信号の分圧比の調整により出力信号の振
幅及び位相特性のバランスをとることが可能にな
る。
第１図は本発明の実施例の回路図、第２図は本
発明の実施例の等価回路図、第３図は本発明の他
の実施例の回路図、第４図は従来例の回路図、第
５図は他の従来例の回路図である。 Q1〜Q7……トランジスタ、RE1，RE2……エミ
ツタ抵抗、CC……結合コンデンサ（容量）、CS…
…ストレーキヤパシタ。
発明の実施例の等価回路図、第３図は本発明の他
の実施例の回路図、第４図は従来例の回路図、第
５図は他の従来例の回路図である。 Q1〜Q7……トランジスタ、RE1，RE2……エミ
ツタ抵抗、CC……結合コンデンサ（容量）、CS…
…ストレーキヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ 差動増幅器の入力の一方に所定の基準電圧を
与え、もう一方の入力に入力信号を加える差動増
幅回路において、 前記入力信号の分圧手段を備え、その分圧信号
を結合容量を介して差動増幅器の差動トランジス
タの両エミツタ抵抗の接続点に接続してなること
を特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068249A JPS61227413A (ja) | 1985-03-30 | 1985-03-30 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068249A JPS61227413A (ja) | 1985-03-30 | 1985-03-30 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61227413A JPS61227413A (ja) | 1986-10-09 |
| JPH0340529B2 true JPH0340529B2 (ja) | 1991-06-19 |
Family
ID=13368297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60068249A Granted JPS61227413A (ja) | 1985-03-30 | 1985-03-30 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227413A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0794971A (ja) * | 1993-09-24 | 1995-04-07 | Mitsubishi Electric Corp | 差動増幅器 |
-
1985
- 1985-03-30 JP JP60068249A patent/JPS61227413A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61227413A (ja) | 1986-10-09 |
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