JPH0341834A - シリアル通信方式 - Google Patents
シリアル通信方式Info
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- JPH0341834A JPH0341834A JP17669689A JP17669689A JPH0341834A JP H0341834 A JPH0341834 A JP H0341834A JP 17669689 A JP17669689 A JP 17669689A JP 17669689 A JP17669689 A JP 17669689A JP H0341834 A JPH0341834 A JP H0341834A
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- Japan
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- bit
- port
- data
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- 230000006854 communication Effects 0.000 title claims abstract description 26
- 238000004891 communication Methods 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 abstract description 6
- 238000001514 detection method Methods 0.000 abstract description 4
- 230000007175 bidirectional communication Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
通常のＩ１０ボートを用いて行うシリアル通信方式に関
し、 通信エラーの検出能力を向上させることを目的とし、 ｎビット長のシリアルデータの送信時に該データの第ｉ
ビット目の反転値を第（ｎ＋１）ビット目に付加し、受
信側では受信したビット長のシリアルデータの第（ｎ＋
１）ビット目と第ｉビット目の一致、不一致を判定する
ことで通信エラーの有無を検出するよう構成する。
し、 通信エラーの検出能力を向上させることを目的とし、 ｎビット長のシリアルデータの送信時に該データの第ｉ
ビット目の反転値を第（ｎ＋１）ビット目に付加し、受
信側では受信したビット長のシリアルデータの第（ｎ＋
１）ビット目と第ｉビット目の一致、不一致を判定する
ことで通信エラーの有無を検出するよう構成する。
本発明は通常のＩ１０ポートを用いて行うシリアル通信
方式に関する。
方式に関する。
ＣＰＵ （中央処理装置）相互間でシリアル通信を行う
場合に専用のシリアルポートを使用すれば、送信するシ
リアルデータの前後にハード的にスタートビットとスト
ップビットが付加されるため、受信側での通信エラー（
例えばフレームエラーやポートの断線、ショート）の検
出能力は高くなる。
場合に専用のシリアルポートを使用すれば、送信するシ
リアルデータの前後にハード的にスタートビットとスト
ップビットが付加されるため、受信側での通信エラー（
例えばフレームエラーやポートの断線、ショート）の検
出能力は高くなる。
ところが、シリアルボートを別用途に使用し、通常の■
１０（入出力）ポートしか残っていない場合には、これ
でシリアル通信を行う必要がある。
１０（入出力）ポートしか残っていない場合には、これ
でシリアル通信を行う必要がある。
Ｉ１０ボートを用いたシリアル通信では、シリアルデー
タの送信時に別のクロックポートから該データの送信タ
イ≧ングを規定したクロックを送信する。このクロック
は非通信時には一定レベルに固定されているので、受信
側では該クロックの変化の有無から通信中か否かを判定
できる。また、双方向通信の場合は受信したクロックに
同期して受信側からのシリアルデータを返送できる。
タの送信時に別のクロックポートから該データの送信タ
イ≧ングを規定したクロックを送信する。このクロック
は非通信時には一定レベルに固定されているので、受信
側では該クロックの変化の有無から通信中か否かを判定
できる。また、双方向通信の場合は受信したクロックに
同期して受信側からのシリアルデータを返送できる。
シリアルデータはｎビット（例えば７ビツト）を１フレ
ームとして送信されるが、通常のＩ１０ポートにはフレ
ームの区切りを示すビットをハード的に付加する機能は
ない。
ームとして送信されるが、通常のＩ１０ポートにはフレ
ームの区切りを示すビットをハード的に付加する機能は
ない。
（発明が解決しようとする課題〕
上述したＩ１０ボートを用いたシリアル通信では、受信
側はクロックの変化数からシリアルデータのビット長を
判定する。このため、クロックにノイズがのって変化数
が増加すると、シリアルデータの途中で１フレームと誤
判定してしまう。
側はクロックの変化数からシリアルデータのビット長を
判定する。このため、クロックにノイズがのって変化数
が増加すると、シリアルデータの途中で１フレームと誤
判定してしまう。
本発明はソフト的に冗長ビットを付加することにより、
Ｉ１０ボートを用いたシリアル通信のエラー検出能力を
向上させようとするものである。
Ｉ１０ボートを用いたシリアル通信のエラー検出能力を
向上させようとするものである。
第１図は本発明のシステム構成図で、１はメインＣＰＵ
、２はサブＣＰＵ、Ｐ、、、Ｐ、□はクロックポート、
Ｐ２□Ｐ２□、 Ｐ ３１． Ｐ ３゜はＩ１０ボート
である。
、２はサブＣＰＵ、Ｐ、、、Ｐ、□はクロックポート、
Ｐ２□Ｐ２□、 Ｐ ３１． Ｐ ３゜はＩ１０ボート
である。
本例はメインＣＰＵＩが通信制御の主導権を持ち、シリ
アル通信を双方向同時に行なうシステムを示している。
アル通信を双方向同時に行なうシステムを示している。
このシステムではいずれのＣＰＵ１．２も送信する有効
データ長は等しい。これをｎビットとしたとき、本発明
ではｌフレームを（ｎ＋１）ビット構成とし、ソフト的
に各データの第ｉビット目の反転値を第（ｎ＋１）ビッ
ト目に付加して相手側へ送信する。
データ長は等しい。これをｎビットとしたとき、本発明
ではｌフレームを（ｎ＋１）ビット構成とし、ソフト的
に各データの第ｉビット目の反転値を第（ｎ＋１）ビッ
ト目に付加して相手側へ送信する。
車両の制御システムを例にすると、メインＣＰＵ１は例
えばエンジン制御用、サブＣＰＵ２は例えば自動変速制
御用である。この場合、メインＣＰＵＩから送信するデ
ータのは変速制御やオーバードライブ（０／Ｄ）制御用
のフラグ類であり、またサブＣＰＵ２から送信するデー
タ■はフューエルカット制御や点火進角制御用のフラグ
類である。
えばエンジン制御用、サブＣＰＵ２は例えば自動変速制
御用である。この場合、メインＣＰＵＩから送信するデ
ータのは変速制御やオーバードライブ（０／Ｄ）制御用
のフラグ類であり、またサブＣＰＵ２から送信するデー
タ■はフューエルカット制御や点火進角制御用のフラグ
類である。
（作用〕
メインＣＰＵＩはシリアル通信時にクロンクポ）Ｐｚか
らクロックＣＬＫを送信し、それに同期してＩ１０ボー
トＰＨ１からシリアルデータ■を送信する。
らクロックＣＬＫを送信し、それに同期してＩ１０ボー
トＰＨ１からシリアルデータ■を送信する。
サブＣＰＵ２はクロックボートＰＩ２でクロックＣＬＫ
の変化を検出したらそれに同期してＩ１０ポートＰ２□
でシリアルデータ■を受信する。同時に受信したクロッ
クＣＬＫに同期して別のＩ１０ポートＰ３□からシリア
ルデータ■を返送すると、メインＣＰＵＩはこれを別の
Ｉ１０ボートＰ３１で受信する。
の変化を検出したらそれに同期してＩ１０ポートＰ２□
でシリアルデータ■を受信する。同時に受信したクロッ
クＣＬＫに同期して別のＩ１０ポートＰ３□からシリア
ルデータ■を返送すると、メインＣＰＵＩはこれを別の
Ｉ１０ボートＰ３１で受信する。
第２図に示すようにデータ■の１フレームの有効データ
長がビットｂＯからｂ６までの７ビ・ントであるとき、
ｌフレームはこれにビットｂ１を付加した８ビツト構成
になる。最後の８ビツトｂ７はビットｂＯ〜ｂ６の１つ
、例えば第７ビツ）ｂ６の反転値（ｂ７＝ｂ６）である
。データ■についても同様でｂＯ′〜ｂ７’ はタイミ
ング的にデータ■のｂＯ〜ｂ７に対応する。
長がビットｂＯからｂ６までの７ビ・ントであるとき、
ｌフレームはこれにビットｂ１を付加した８ビツト構成
になる。最後の８ビツトｂ７はビットｂＯ〜ｂ６の１つ
、例えば第７ビツ）ｂ６の反転値（ｂ７＝ｂ６）である
。データ■についても同様でｂＯ′〜ｂ７’ はタイミ
ング的にデータ■のｂＯ〜ｂ７に対応する。
メインＣＰＵ１はクロックＣＬＫをフレームの区切りで
短時間だけ反転させ、フレームの識別をし易くしている
。このため隣接するフレームではクロックＣＬＫは逆相
になる。データ■■の各ビットはクロックＣＬＫの変化
点（立上りおよび立下り）で区別される。
短時間だけ反転させ、フレームの識別をし易くしている
。このため隣接するフレームではクロックＣＬＫは逆相
になる。データ■■の各ビットはクロックＣＬＫの変化
点（立上りおよび立下り）で区別される。
第３図は本発明の通信処理の概略フローチャートである
。このプログラムは、メインＣＰＵＩ側ではタイマ割込
みによって一定時間毎に起動され、サブＣＰＬＪ２側で
はクロックＣＬＫのエツジ割込みによって起動される。
。このプログラムは、メインＣＰＵＩ側ではタイマ割込
みによって一定時間毎に起動され、サブＣＰＬＪ２側で
はクロックＣＬＫのエツジ割込みによって起動される。
ステップＳｌはデータ送信であり、ここでは第８ビツト
ｂ７のメイクを行う。ステップＳ２はデータ受信であり
、ここでは受信した８ビツトデータを専用のバッファに
取り込む。次にステップＳ３で８ビツトデータの８ビツ
ト目ｂ７を探し、ステップＳ４でそれが７ビツト目ｂ６
の反転値ｂ６と一致しているかを判定する。一致してい
ればステップＳ５で受信データを更新する。これはバッ
ファ内の８ビットデータｂＯ−ｂ７を全てＲＡＭにコピ
ーするか、８ビツト目ｂ７を除く７ビツトデータｂＯ〜
ｂ６だけをＲＡＭにコピーする形で行う。以上はデータ
■についての説明であるが、データ■についても同様で
ある。
ｂ７のメイクを行う。ステップＳ２はデータ受信であり
、ここでは受信した８ビツトデータを専用のバッファに
取り込む。次にステップＳ３で８ビツトデータの８ビツ
ト目ｂ７を探し、ステップＳ４でそれが７ビツト目ｂ６
の反転値ｂ６と一致しているかを判定する。一致してい
ればステップＳ５で受信データを更新する。これはバッ
ファ内の８ビットデータｂＯ−ｂ７を全てＲＡＭにコピ
ーするか、８ビツト目ｂ７を除く７ビツトデータｂＯ〜
ｂ６だけをＲＡＭにコピーする形で行う。以上はデータ
■についての説明であるが、データ■についても同様で
ある。
〔実施例］
第４図は本発明の一実施例を示すフローチャートである
。本例は第３図のステップＳｔをステップ３１１〜３１
３に細分化して示したもので、ステップＳ２〜Ｓ５は第
３図と同様である。
。本例は第３図のステップＳｔをステップ３１１〜３１
３に細分化して示したもので、ステップＳ２〜Ｓ５は第
３図と同様である。
ステップＳｌｌは第８ビツト目ｂ７の送信タイミングで
あるか否かを判定する処理である。ここで第８ビッ−ト
目と判定されたら、ステップＳ１２で第８ビツト目ｂ７
をメイクする。本例では第７ビツト目ｂ６の値を反転し
、その反転値ｂ６を第８ビツト目ｂ７とする。ステップ
３１３はこの第８ビツト目ｂ７＝ｂ６を第１〜第７ビツ
トｂｏ〜ｂ６の後に付加して送信する処理であり、メイ
ンＣＰＵ１の場合にはクロックＣＬＫの反転処理も含ま
れる。
あるか否かを判定する処理である。ここで第８ビッ−ト
目と判定されたら、ステップＳ１２で第８ビツト目ｂ７
をメイクする。本例では第７ビツト目ｂ６の値を反転し
、その反転値ｂ６を第８ビツト目ｂ７とする。ステップ
３１３はこの第８ビツト目ｂ７＝ｂ６を第１〜第７ビツ
トｂｏ〜ｂ６の後に付加して送信する処理であり、メイ
ンＣＰＵ１の場合にはクロックＣＬＫの反転処理も含ま
れる。
以上の送信処理の後にステップ３２〜Ｓ５の受信処理を
行うが、その内容は第３図で説明した通りである。
行うが、その内容は第３図で説明した通りである。
以上述べたように本発明によれば、通常のＩ１０ボート
を用いるシリアル通信のエラー検出能力をソフト的に高
め、通信の信頼性を向上させることができる利点がある
。
を用いるシリアル通信のエラー検出能力をソフト的に高
め、通信の信頼性を向上させることができる利点がある
。
第１図は本発明のシステム構成国、
第２図は第１図のタイムチャート、
第３図は本発明の通信処理のフローチャート、第４図は
本発明の実施例を示すフローチャートである。 図中、１はメインＣＰＵ、２はサブｃｐｕ。 Ｐ Ｉｌ＋ Ｐ ＋□はクロックボート、Ｐ２□Ｐ２２
．Ｐ ３１＋Ｐ３ｇはＩ１０ボートである。 出 願 人 富士通テン株式会社
本発明の実施例を示すフローチャートである。 図中、１はメインＣＰＵ、２はサブｃｐｕ。 Ｐ Ｉｌ＋ Ｐ ＋□はクロックボート、Ｐ２□Ｐ２２
．Ｐ ３１＋Ｐ３ｇはＩ１０ボートである。 出 願 人 富士通テン株式会社
Claims (1)
- １、ｎビット長のシリアルデータの送信時に該データの
第ｉビット目の反転値を第（ｎ＋１）ビット目に付加し
、受信側では受信した（ｎ＋１）ビット長のシリアルデ
ータの第（ｎ＋１）ビット目と第ｉビット目の一致、不
一致を判定することで通信エラーの有無を検出すること
を特徴とするシリアル通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17669689A JPH0341834A (ja) | 1989-07-07 | 1989-07-07 | シリアル通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17669689A JPH0341834A (ja) | 1989-07-07 | 1989-07-07 | シリアル通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341834A true JPH0341834A (ja) | 1991-02-22 |
Family
ID=16018144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17669689A Pending JPH0341834A (ja) | 1989-07-07 | 1989-07-07 | シリアル通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0341834A (ja) |
-
1989
- 1989-07-07 JP JP17669689A patent/JPH0341834A/ja active Pending
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