JPH0341986B2 - - Google Patents
Info
- Publication number
- JPH0341986B2 JPH0341986B2 JP56199894A JP19989481A JPH0341986B2 JP H0341986 B2 JPH0341986 B2 JP H0341986B2 JP 56199894 A JP56199894 A JP 56199894A JP 19989481 A JP19989481 A JP 19989481A JP H0341986 B2 JPH0341986 B2 JP H0341986B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- metal
- insulating film
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/043—Dual dielectric
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/117—Oxidation, selective
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/118—Oxide films
Landscapes
- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
この発明はゲート絶縁膜として酸化膜とくに陽
極酸化膜を使用した薄膜トランジスタの製造方法
に関する。
極酸化膜を使用した薄膜トランジスタの製造方法
に関する。
薄膜トランジスタ（Thin Film Transistor：
以下「TFT」と略称する）は、近年、ELや液晶
等を用いる表示装置のスイツチ素子としてその応
用が検討されている。しかし、本来の半導体デバ
イスに比べて特性が劣り、信頼性も低いため、未
だ実用には至つていない。
以下「TFT」と略称する）は、近年、ELや液晶
等を用いる表示装置のスイツチ素子としてその応
用が検討されている。しかし、本来の半導体デバ
イスに比べて特性が劣り、信頼性も低いため、未
だ実用には至つていない。
一般に、TFTは第１図に示すような構造であ
る。１は絶縁基板、２はベースコート、３はゲー
ト電極、４はゲート絶縁膜、５，６は電極でソー
ス、ドレインに対応する。７はチヤネルを形成す
る半導体層である。
る。１は絶縁基板、２はベースコート、３はゲー
ト電極、４はゲート絶縁膜、５，６は電極でソー
ス、ドレインに対応する。７はチヤネルを形成す
る半導体層である。
絶縁基板１にはセラミツクやガラスが用いられ
る。ベースコート２は、下地をなめらかな表面に
すること及び絶縁基板１から素子部へ汚染物質又
は不純物イオンが拡散するのを阻止するために設
けられ、SiO2，Si3N4やTa2O5などが使われる。
ゲート電極３は金属たとえばAu，Cr，Al，Ta
などで蒸着によつて形成される。ゲート絶縁膜４
としては、たとえばSiO，SiO2，Al2O3，Ta2O5
等が真空蒸着，CVDあるいは陽極酸化法等によ
つて形成される。電極５，６はたとえばNi，Cr，
Auなどの金属の蒸着等で形成される。半導体７
は、たとえばａ−Si，ｐ−Si，CdS，CdSe，Te
等の一つを成分とし、真空蒸着、イオンプレーテ
イング、スパツタリング、グロー放電等の種々の
方法で形成される。
る。ベースコート２は、下地をなめらかな表面に
すること及び絶縁基板１から素子部へ汚染物質又
は不純物イオンが拡散するのを阻止するために設
けられ、SiO2，Si3N4やTa2O5などが使われる。
ゲート電極３は金属たとえばAu，Cr，Al，Ta
などで蒸着によつて形成される。ゲート絶縁膜４
としては、たとえばSiO，SiO2，Al2O3，Ta2O5
等が真空蒸着，CVDあるいは陽極酸化法等によ
つて形成される。電極５，６はたとえばNi，Cr，
Auなどの金属の蒸着等で形成される。半導体７
は、たとえばａ−Si，ｐ−Si，CdS，CdSe，Te
等の一つを成分とし、真空蒸着、イオンプレーテ
イング、スパツタリング、グロー放電等の種々の
方法で形成される。
動作は電界効果トランジスタと同じで、ソース
電極５とドレイン電極６間で半導体７中に流れる
電流をゲート電極３に印加する電圧で制御する。
電極５とドレイン電極６間で半導体７中に流れる
電流をゲート電極３に印加する電圧で制御する。
このようなTFTは、その特徴として、ガラス
基板上に真空蒸着、スパツタリング、CVD等の
確立された技術により比較的容易に形ちづくるこ
とができ、前述の表示装置に適用した場合に表示
面の大型化の可能性がある。反面、特性の安定性
の点で未解決の問題があり、特に、ゲート絶縁膜
４に起因するところが大きい。
基板上に真空蒸着、スパツタリング、CVD等の
確立された技術により比較的容易に形ちづくるこ
とができ、前述の表示装置に適用した場合に表示
面の大型化の可能性がある。反面、特性の安定性
の点で未解決の問題があり、特に、ゲート絶縁膜
４に起因するところが大きい。
ゲート絶縁膜４としては、絶縁性が良好なこと
から、前記した物質のうちAl2O3やTa2O5などの
陽極酸化膜がよく用いられる。特に、Ta2O5は
Al2O3や他の誘電体に比べ、比誘電率も大きく
TFTの絶縁体としても比較的優れた特性をもつ。
から、前記した物質のうちAl2O3やTa2O5などの
陽極酸化膜がよく用いられる。特に、Ta2O5は
Al2O3や他の誘電体に比べ、比誘電率も大きく
TFTの絶縁体としても比較的優れた特性をもつ。
しかし、そのように優れた特性をもつTa2O5で
あつてもなお問題が残る。すなわち、Ta2O5酸化
膜の表面ないし表面近くの層内は、陽極酸化時に
おける電解液中の酸素イオンの影響により、酸素
イオンが過剰な領域になつている。それで、この
過剰イオンにより、表面ないし表面近くの層はＰ
型半導体的性質をもつようになつている。
あつてもなお問題が残る。すなわち、Ta2O5酸化
膜の表面ないし表面近くの層内は、陽極酸化時に
おける電解液中の酸素イオンの影響により、酸素
イオンが過剰な領域になつている。それで、この
過剰イオンにより、表面ないし表面近くの層はＰ
型半導体的性質をもつようになつている。
絶縁膜の中心部では、TaとＯとが化学量論的
に均質に組成しており、絶縁性は何ら問題でな
い。そこで、絶縁膜全体としてみるとき、この中
心部での化学量論的な組成部分をできるだけ表面
部特に半導体を形成する表面部まで拡大し、非抵
抗を高くし、もれ電流を極力少なくすることが特
定の安定化に必須である。
に均質に組成しており、絶縁性は何ら問題でな
い。そこで、絶縁膜全体としてみるとき、この中
心部での化学量論的な組成部分をできるだけ表面
部特に半導体を形成する表面部まで拡大し、非抵
抗を高くし、もれ電流を極力少なくすることが特
定の安定化に必須である。
また、陽極酸化の欠点であるが、表面層での酸
素イオンや電解液のアニオンが絶縁膜４上に形成
する半導体７の性質に悪影響を与える。
素イオンや電解液のアニオンが絶縁膜４上に形成
する半導体７の性質に悪影響を与える。
これらの対策として、例えばドライエツチング
により、絶縁膜表面層を取り除く方法も考えられ
よう。しかし、この方法はかえつて酸化膜表面へ
の異物の再付着や表面の荒れをきたし、その上に
半導体層を形成した場合の界面としては適切でな
い。
により、絶縁膜表面層を取り除く方法も考えられ
よう。しかし、この方法はかえつて酸化膜表面へ
の異物の再付着や表面の荒れをきたし、その上に
半導体層を形成した場合の界面としては適切でな
い。
それゆえに、この発明の目的は、トラツプの少
ない安定したゲートを絶縁膜を形成しうる薄膜ト
ランジスタの製造方法を新規に提供することにあ
る。
ない安定したゲートを絶縁膜を形成しうる薄膜ト
ランジスタの製造方法を新規に提供することにあ
る。
この発明を要約すれば、絶縁基板にゲート電極
となるべき第１の金属の層を形成し、該第１の金
属層の上へ第２の金属の層を形成し、該第２の金
属層と前記第１の金属層とを陽極酸化法を用いて
同時に酸化して、前記第２の金属の酸化物を全体
である第２の化成膜と前記第１の金属の酸化物で
ある第１の化成膜とを形成し、次に、前記第２の
化成膜のみを選択エツチングにより取り除き、前
記第１の化成膜をゲート絶縁膜となす工程を含む
ことを特徴とする薄膜トランジスタの製造方法で
ある。なお、第２の化成膜のみを選択エツチング
するとは、第１の化成膜はエツチング液によつて
影響されないこと、言いかえれば第１の金属と第
２の金属を、前者の酸化物が耐エツチング性を有
し後者の酸化物がエツチング性を有するように予
め２つの金属を選択する意味を内包している。
となるべき第１の金属の層を形成し、該第１の金
属層の上へ第２の金属の層を形成し、該第２の金
属層と前記第１の金属層とを陽極酸化法を用いて
同時に酸化して、前記第２の金属の酸化物を全体
である第２の化成膜と前記第１の金属の酸化物で
ある第１の化成膜とを形成し、次に、前記第２の
化成膜のみを選択エツチングにより取り除き、前
記第１の化成膜をゲート絶縁膜となす工程を含む
ことを特徴とする薄膜トランジスタの製造方法で
ある。なお、第２の化成膜のみを選択エツチング
するとは、第１の化成膜はエツチング液によつて
影響されないこと、言いかえれば第１の金属と第
２の金属を、前者の酸化物が耐エツチング性を有
し後者の酸化物がエツチング性を有するように予
め２つの金属を選択する意味を内包している。
以下、この発明の実施例を図面にしたがつて説
明する。
明する。
第２図は一実施例の方法の要部を順次模式的に
示したものである。（），（），（），（），
（）は順次の工程に対応する。まず、工程（）
において、ガラス基板１を準備する。このガラス
基板１上に薄いベースコート層を設けた後、工程
（）に移り、ベースコート層上に第１層目のバ
ルブメタル３′を蒸着またはスパツタリングによ
つて形成する。バルブメタル３′は、ここではTa
を用いている。次の工程（）では、第１層目の
バルブメタル３′の上に第２層目としてのバルブ
メタル８を蒸着またはスパツタリングによつて形
成する。バルブメタル８は、ここではNbを用い
ている。この第２層目のバルブメタル８の膜圧
は、200〜500Å程度である。次に、この２層のバ
ルブメタル３，８を同時に陽極酸化法で処理する
（工程（））。
示したものである。（），（），（），（），
（）は順次の工程に対応する。まず、工程（）
において、ガラス基板１を準備する。このガラス
基板１上に薄いベースコート層を設けた後、工程
（）に移り、ベースコート層上に第１層目のバ
ルブメタル３′を蒸着またはスパツタリングによ
つて形成する。バルブメタル３′は、ここではTa
を用いている。次の工程（）では、第１層目の
バルブメタル３′の上に第２層目としてのバルブ
メタル８を蒸着またはスパツタリングによつて形
成する。バルブメタル８は、ここではNbを用い
ている。この第２層目のバルブメタル８の膜圧
は、200〜500Å程度である。次に、この２層のバ
ルブメタル３，８を同時に陽極酸化法で処理する
（工程（））。
陽極酸化の詳細は次のとおりである。最初に、
電圧が以下に述べる設定電圧に達した後、0.1
〜１ｍＡ／cm2の電流で約10〜20分間、好ましくは
約15分間、定電流化成を行い、次いで、設定電圧
を一定に保つたまま、電圧印加を約２〜３時間継
続して定電圧電解エージングを行う。設定電圧
は次のようにして決める。順を追つて示せば、ま
ず、電解時の電圧は膜厚ｄに比例するから、 d1＝k1・V1 ……(1) d2＝k2・V2 ……(2) ここで、d1はTa2O5の膜厚，d2はNb2O5の膜厚
であり、kiは比例定数であり、k1はTa2O5のも
の，k2はNb2O5のものである。そして、kiは1V
当りの膜厚に相当するから膜の種類（ｉ）により
個別に決めることができる。ちなみに、k1＝17
（Å／Ｖ），k2＝22（Å／Ｖ）である。
電圧が以下に述べる設定電圧に達した後、0.1
〜１ｍＡ／cm2の電流で約10〜20分間、好ましくは
約15分間、定電流化成を行い、次いで、設定電圧
を一定に保つたまま、電圧印加を約２〜３時間継
続して定電圧電解エージングを行う。設定電圧
は次のようにして決める。順を追つて示せば、ま
ず、電解時の電圧は膜厚ｄに比例するから、 d1＝k1・V1 ……(1) d2＝k2・V2 ……(2) ここで、d1はTa2O5の膜厚，d2はNb2O5の膜厚
であり、kiは比例定数であり、k1はTa2O5のも
の，k2はNb2O5のものである。そして、kiは1V
当りの膜厚に相当するから膜の種類（ｉ）により
個別に決めることができる。ちなみに、k1＝17
（Å／Ｖ），k2＝22（Å／Ｖ）である。
２層を陽極酸化するときの前記電圧Ｖは、
Ｖ＝V1＋V2 ……(3)
であるから、(1)，(2)式より、次式(4)となる。
Ｖ＝（１／k1）・d1＋（１／k2）・d2 ……(4)
つまり、膜厚d1，d2を決めれば設定電圧値Ｖが
一義的に求められる。本実施例では、d1＝1300
（Å），d2＝500（Å）としたので、 Ｖ＝（１／17）×1300＋（１／22）×500 ≒100（ボルト） に設定し、化成を行なつた。
一義的に求められる。本実施例では、d1＝1300
（Å），d2＝500（Å）としたので、 Ｖ＝（１／17）×1300＋（１／22）×500 ≒100（ボルト） に設定し、化成を行なつた。
第２図における工程（）は、工程（）にお
いて形成した酸化層９の全体を取り除く工程であ
る。酸化層９はNb2O5であるので、アルカリ溶液
たとえばNaOH水溶液をエツチヤントとしてエ
ツチングを行つた。Nb2O5はアルカリに可溶であ
るから解けて除かれる一方、その下部のTa2O5は
アルカリに難溶であるため、エツチングはTa2O5
層４′の表面のところで阻止される。その結果、
基板１上には、ゲート電極としてのTa膜３と、
これの酸化膜であるTa2O5膜４′だけが残る。こ
のあと、流水洗浄、水蒸気洗浄や熱処理等を行な
い、以降は周知の方法により、電極金属、および
半導体を作りつけ、トランジスタ素子を形成し
た。
いて形成した酸化層９の全体を取り除く工程であ
る。酸化層９はNb2O5であるので、アルカリ溶液
たとえばNaOH水溶液をエツチヤントとしてエ
ツチングを行つた。Nb2O5はアルカリに可溶であ
るから解けて除かれる一方、その下部のTa2O5は
アルカリに難溶であるため、エツチングはTa2O5
層４′の表面のところで阻止される。その結果、
基板１上には、ゲート電極としてのTa膜３と、
これの酸化膜であるTa2O5膜４′だけが残る。こ
のあと、流水洗浄、水蒸気洗浄や熱処理等を行な
い、以降は周知の方法により、電極金属、および
半導体を作りつけ、トランジスタ素子を形成し
た。
このように、第２図の工程（）から（）に
よつて絶縁膜を形成すると、従来法ならば絶縁膜
の表面近くの層に存在する過剰の酸素イオンや表
面の異物が、この方法によると、Nb2O5層９にほ
とんど集中し、このNb2O5層９の全体をエツチン
グにより取り除いてしまう（上層のNb2O5膜９を
リムーバ（remover）として用いた）ので、結果
として得られるTa2O5のゲート絶縁膜４′は、そ
の表面層がTaとＯとが化学量論的に均質な組成
をもつ領域となつた。また、エツチングを科学的
に行なつたので、ゲート絶縁膜４′の表面はなめ
らかであり、以後の工程における不安定さは除去
されている。
よつて絶縁膜を形成すると、従来法ならば絶縁膜
の表面近くの層に存在する過剰の酸素イオンや表
面の異物が、この方法によると、Nb2O5層９にほ
とんど集中し、このNb2O5層９の全体をエツチン
グにより取り除いてしまう（上層のNb2O5膜９を
リムーバ（remover）として用いた）ので、結果
として得られるTa2O5のゲート絶縁膜４′は、そ
の表面層がTaとＯとが化学量論的に均質な組成
をもつ領域となつた。また、エツチングを科学的
に行なつたので、ゲート絶縁膜４′の表面はなめ
らかであり、以後の工程における不安定さは除去
されている。
なお、上記実施例では、工程（）における第
２層目の金属にNb（ニオブ）を用いたが、他の金
属たとえばTi（チタン），Bi（ビスマス），Ｖ（バナ
ジウム）などでもよい。BiやＶなどでは、その
酸化物を酸でエツチングすることができる。
２層目の金属にNb（ニオブ）を用いたが、他の金
属たとえばTi（チタン），Bi（ビスマス），Ｖ（バナ
ジウム）などでもよい。BiやＶなどでは、その
酸化物を酸でエツチングすることができる。
以上の説明から明らかなように、この発明によ
れば、絶縁基板に２種の金属層を積層し、この両
層を同時に陽極酸化した後、上層の金属酸化物の
みをエツチングにより取り除き下層の金属酸化物
膜をゲート絶縁膜とする工程を含むようにしたの
で、ゲート絶縁膜表面部とくに半導体を形成する
表面部は化学量論的に均一な組成をもつようにな
り、トラツブの少ない安定したゲート絶縁膜が得
られ、薄膜トランジスタの特性を著しく向上せし
める効果がある。
れば、絶縁基板に２種の金属層を積層し、この両
層を同時に陽極酸化した後、上層の金属酸化物の
みをエツチングにより取り除き下層の金属酸化物
膜をゲート絶縁膜とする工程を含むようにしたの
で、ゲート絶縁膜表面部とくに半導体を形成する
表面部は化学量論的に均一な組成をもつようにな
り、トラツブの少ない安定したゲート絶縁膜が得
られ、薄膜トランジスタの特性を著しく向上せし
める効果がある。
第１図は典型的な薄膜トランジスタの断面図、
第２図は本発明の要部をなすゲート絶縁膜の形成
方法を工程順に示した断面模式図である。 １……絶縁基板、３……ゲート電極、４……ゲ
ート絶縁膜、５，６……電極、７……半導体層、
３′……第１の金属層としてのTa層、８……第２
の金属層としてのNb層、９……第２の化成層と
してのNb2O5層、４′……第１の化成層としての
Ta2O5層。
第２図は本発明の要部をなすゲート絶縁膜の形成
方法を工程順に示した断面模式図である。 １……絶縁基板、３……ゲート電極、４……ゲ
ート絶縁膜、５，６……電極、７……半導体層、
３′……第１の金属層としてのTa層、８……第２
の金属層としてのNb層、９……第２の化成層と
してのNb2O5層、４′……第１の化成層としての
Ta2O5層。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板にゲート電極とゲート絶縁膜と一対
の電極と半導体とを順次に形成してなる薄膜トラ
ンジスタの製造方法において、 前記絶縁基板にゲート電極となるべき第１の金
属の層を形成し、該第１の金属層の上へ第２の金
属の層を形成し、該第２の金属層と前記第１の金
属層とを陽極酸化法を用いて同時に酸化して前記
第２の金属の酸化物の全体である第２の化成膜
と、前記第１の金属の酸化物である第１の化成膜
とを形成し、次に、前記第２の化成膜のみを選択
エツチングにより取り除き、前記第１の化成膜を
前記ゲート絶縁膜となす工程を含むことを特徴と
する薄膜トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199894A JPS58100461A (ja) | 1981-12-10 | 1981-12-10 | 薄膜トランジスタの製造方法 |
| US06/446,046 US4469568A (en) | 1981-12-10 | 1982-12-01 | Method for making thin-film transistors |
| GB08235047A GB2113462B (en) | 1981-12-10 | 1982-12-08 | Method for making gate insulation in thin film transistors |
| DE3245313A DE3245313C2 (de) | 1981-12-10 | 1982-12-08 | Verfahren zur Herstellung eines Dünnfilm-Transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199894A JPS58100461A (ja) | 1981-12-10 | 1981-12-10 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58100461A JPS58100461A (ja) | 1983-06-15 |
| JPH0341986B2 true JPH0341986B2 (ja) | 1991-06-25 |
Family
ID=16415371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56199894A Granted JPS58100461A (ja) | 1981-12-10 | 1981-12-10 | 薄膜トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4469568A (ja) |
| JP (1) | JPS58100461A (ja) |
| DE (1) | DE3245313C2 (ja) |
| GB (1) | GB2113462B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391893A (en) * | 1985-05-07 | 1995-02-21 | Semicoductor Energy Laboratory Co., Ltd. | Nonsingle crystal semiconductor and a semiconductor device using such semiconductor |
| US7038238B1 (en) | 1985-05-07 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a non-single crystalline semiconductor layer |
| JP2786628B2 (ja) * | 1987-10-15 | 1998-08-13 | シャープ株式会社 | 液晶パネルの電極構造 |
| JPH03190141A (ja) * | 1989-12-12 | 1991-08-20 | Samsung Electron Devices Co Ltd | 平板ディスプレー用薄膜トランジスタ及びその製造方法 |
| JPH03283636A (ja) * | 1990-03-30 | 1991-12-13 | Nippon Soken Inc | 半導体基板の製造方法 |
| JPH0465168A (ja) * | 1990-07-05 | 1992-03-02 | Hitachi Ltd | 薄膜トランジスタ |
| US5289030A (en) | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
| US5468987A (en) * | 1991-03-06 | 1995-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JP2794678B2 (ja) * | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| JP2873632B2 (ja) * | 1991-03-15 | 1999-03-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| GB2255443B (en) * | 1991-04-30 | 1995-09-13 | Samsung Electronics Co Ltd | Fabricating a metal electrode of a semiconductor device |
| JP3277548B2 (ja) * | 1991-05-08 | 2002-04-22 | セイコーエプソン株式会社 | ディスプレイ基板 |
| US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH06188419A (ja) * | 1992-12-16 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| TW435820U (en) * | 1993-01-18 | 2001-05-16 | Semiconductor Energy Lab | MIS semiconductor device |
| KR970004885B1 (ko) * | 1993-05-12 | 1997-04-08 | 삼성전자 주식회사 | 평판표시장치 및 그 제조방법 |
| JPH07135323A (ja) * | 1993-10-20 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路およびその作製方法 |
| JP3085628B2 (ja) * | 1994-07-12 | 2000-09-11 | シャープ株式会社 | スイッチング素子の製造方法 |
| US6224738B1 (en) * | 1999-11-09 | 2001-05-01 | Pacesetter, Inc. | Method for a patterned etch with electrolytically grown mask |
| US6559051B1 (en) | 2000-10-05 | 2003-05-06 | Advanced Micro Devices, Inc. | Electroless deposition of dielectric precursor materials for use in in-laid gate MOS transistors |
| US6465334B1 (en) | 2000-10-05 | 2002-10-15 | Advanced Micro Devices, Inc. | Enhanced electroless deposition of dielectric precursor materials for use in in-laid gate MOS transistors |
| US20080121877A1 (en) * | 2006-11-27 | 2008-05-29 | 3M Innovative Properties Company | Thin film transistor with enhanced stability |
| US7655127B2 (en) * | 2006-11-27 | 2010-02-02 | 3M Innovative Properties Company | Method of fabricating thin film transistor |
| WO2010074913A2 (en) * | 2008-12-23 | 2010-07-01 | 3M Innovative Properties Company | Electrical connections for anodized thin film structures |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1161647A (en) * | 1967-08-04 | 1969-08-13 | Rca Corp | Thin Film Field-Effect Solid State Devices |
| DE2820331C3 (de) * | 1978-05-10 | 1982-03-18 | Lüder, Ernst, Prof. Dr.-Ing., 7000 Stuttgart | Dünnschicht-Feldeffekttransistor und Verfahren zu seiner Herstellung |
| JPS5669864A (en) * | 1979-11-09 | 1981-06-11 | Japan Electronic Ind Dev Assoc<Jeida> | Thin-film transistor |
-
1981
- 1981-12-10 JP JP56199894A patent/JPS58100461A/ja active Granted
-
1982
- 1982-12-01 US US06/446,046 patent/US4469568A/en not_active Expired - Lifetime
- 1982-12-08 DE DE3245313A patent/DE3245313C2/de not_active Expired
- 1982-12-08 GB GB08235047A patent/GB2113462B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3245313A1 (de) | 1983-06-23 |
| GB2113462B (en) | 1985-09-18 |
| US4469568A (en) | 1984-09-04 |
| JPS58100461A (ja) | 1983-06-15 |
| GB2113462A (en) | 1983-08-03 |
| DE3245313C2 (de) | 1985-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0341986B2 (ja) | ||
| JPS63178560A (ja) | 薄膜トランジスタの形成方法 | |
| JPH07310191A (ja) | エッチング材料およびエッチング方法 | |
| KR19980063316A (ko) | 액정표시장치와 이에 사용되는 박막트랜지스터의 제조방법 | |
| JP2752983B2 (ja) | 液晶表示用薄膜トランジスタの製造方法 | |
| JPS61133662A (ja) | アクテイブマトリクス型薄膜トランジスタ基板 | |
| JP2996025B2 (ja) | 絶縁膜の製造方法及びこれを用いた薄膜トランジスター素子 | |
| KR100302999B1 (ko) | 이중게이트를이용한박막트랜지스터 | |
| JPS59149060A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0353787B2 (ja) | ||
| JP2762383B2 (ja) | 薄膜トランジスタ | |
| JPH06332008A (ja) | アクティブマトリクス基板とその製造方法 | |
| KR970006253B1 (ko) | 액정표시소자의 박막트랜지스터 제조방법 | |
| JP3149034B2 (ja) | 薄膜トランジスタ | |
| KR19980036499A (ko) | 이중 게이트를 갖는 tft 기판 | |
| JPH03159247A (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JP3339133B2 (ja) | 陽極酸化方法とそれを用いた薄膜トランジスタ | |
| JPH0334374A (ja) | 薄膜トランジスタ | |
| JPH05152572A (ja) | 金属配線、及びそれを用いた半導体装置及びｔｆｔ液晶表示装置 | |
| JPS61121366A (ja) | 薄膜トランジスタの製造方法 | |
| JPH021134A (ja) | 薄膜半導体素子の製造方法 | |
| JPH10335303A (ja) | 半導体装置の製造方法 | |
| JPH05175501A (ja) | 薄膜トランジスタパネル | |
| JPH0348824A (ja) | Ｍｉｍ型非線形スイッチング素子の製造方法 | |
| JPS63284524A (ja) | 薄膜トランジスタアレ−の製造方法 |