JPH05175501A - 薄膜トランジスタパネル - Google Patents

Abstract

(57)【要約】 【目的】ゲートラインをＡl 系合金で形成し、さらにそ
のライン部およびゲート電極部を酸化処理してライン交
差部および薄膜トランジスタ部での層間短絡の発生を防
止したものでありながら、ゲートラインでの電圧降下を
小さくして、ゲートラインに沿って配列している各薄膜
トランジスタにほぼ均一なゲート電圧を印加することが
できるＴＦＴパネルを提供する。 【構成】ゲートラインＧＬをアルミニウム系合金で形成
するとともに、前記ゲートラインＧＬのライン部の両側
縁部およびゲート電極部Ｇの周縁部の表面だけに、この
部分を酸化させた酸化膜ｂを形成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基板上にゲートライン
とデータラインと薄膜トランジスタとを形成した薄膜ト
ランジスタパネルに関するものである。

【０００２】

【従来の技術】基板上にゲートラインとデータラインと
薄膜トランジスタ（ＴＦＴ）とを形成した薄膜トランジ
スタパネル（以下、ＴＦＴパネルという）は、例えばア
クティブマトリックス液晶表示素子等に用いられてい
る。

【０００３】図４および図５はアクティブマトリックス
液晶表示素子に用いられている従来のＴＦＴパネルを示
している。このＴＦＴパネルは、ガラス等からなる透明
な絶縁性基板１の上に、ゲートラインＧＬとデータライ
ンＤＬと複数の薄膜トランジスタ２とを形成するととも
に、各薄膜トランジスタ２にそれぞれ対応させて画素電
極８を形成した構成となっている。

【０００４】上記薄膜トランジスタ２は、基板１上に形
成したゲートラインＧＬに一体に形成されたゲート電極
部Ｇと、その上に形成したＳi Ｎ（窒化シリコン）等か
らなるゲート絶縁膜３と、このゲート絶縁膜３の上に前
記ゲート電極部Ｇに対向させて形成したａ−Ｓi （アモ
ルファスシリコン）からなるｉ型半導体層４と、このｉ
型半導体層４の上にｎ型不純物をドープしたａ−Ｓi か
らなるｎ型半導体層５を介して形成したソース電極Ｓお
よびドレイン電極Ｄとで構成されている。なお、ｉ型半
導体層４のチャンネル領域の上には、Ｓi Ｎ等からなる
ブロッキング層６が設けられている。

【０００５】この薄膜トランジスタ２のゲート絶縁膜３
は、基板１のほぼ全面にわたって形成されており、上記
ゲートラインＧＬはそのライン部も上記ゲート絶縁膜３
で覆われている。なお、図示しないが、ゲートラインＧ
Ｌの端子部は、その上のゲート絶縁膜３を除去すること
によって露出されている。

【０００６】そして、画素電極（透明電極）８は、薄膜
トランジスタ２の側方に位置させて上記ゲート絶縁膜
（透明膜）１２の上に形成されており、この画素電極８
は、その一端縁を薄膜トランジスタ２のソース電極Ｓ上
に重ねて形成することにより、このソース電極Ｓに接続
されている。

【０００７】また、上記薄膜トランジスタ２は、Ｓi Ｎ
等からなる層間絶縁膜９によって覆われている。この層
間絶縁膜９は、データラインＤＬの形成領域にもその全
長にわたって形成されており、データラインＤＬはこの
層間絶縁膜９の上に形成されている。

【０００８】このデータラインＤＬは、層間絶縁膜９に
設けたコンタクト孔９ａにおいて薄膜トランジスタ２の
ドレイン電極Ｄに接続されている。このデータラインＤ
Ｌは、Ｓi Ｎ等からなる保護絶縁膜１０で覆われてい
る。このこの保護絶縁膜１０は、上記層間絶縁膜９と同
じパターンに形成されている。なお、図示しないが、デ
ータラインＤＬの端子部は、その上の保護絶縁膜１０を
除去することによって露出されている。

【０００９】ところで、上記ＴＦＴパネルにおいては、
そのゲートラインＧＬおよびデータラインＤＬでの電圧
降下をできるだけ小さくするため、これらラインＧＬ，
ＤＬに、抵抗値が低くしかも安価なＡl （アルミニウ
ム）を用いることが望まれている。

【００１０】しかし、このＡl の膜は、これを数百℃に
加熱すると表面が荒れてヒロックが発生するという問題
をもっているため、上記ＴＦＴパネルのゲートラインＧ
ＬをＡl で形成すると、ＴＦＴパネルの製造過程におけ
るゲート絶縁膜３や半導体層４，５および層間絶縁膜９
の成膜時に、ゲートラインＧＬのライン部およびゲート
電極部Ｇの表面にヒロックが発生し、この影響によっ
て、ゲート電極部Ｇとソース，ドレイン電極Ｓ，Ｄとの
間や、ゲートラインＧＬのライン部とデータラインＤＬ
との間に層間短絡が発生してしまう。

【００１１】すなわち、上記ゲート絶縁膜３や半導体層
４，５および層間絶縁膜９は、プラズマＣＶＤ装置によ
って成膜されるが、Ｓi Ｎからなるゲート絶縁膜３およ
び層間絶縁膜９は約２５０〜３５０℃の基板温度で成膜
され、またｉ型およびｎ型半導体層４，５は約２５０℃
の基板温度で成膜されるため、ゲートラインＧＬをＡl
で形成したのでは、上記ゲート絶縁膜３等の成膜時に、
ゲートラインＧＬの表面（ライン部およびゲート電極部
Ｇの表面）にヒロックが発生する。このヒロックは、加
熱によってＡl 膜に生ずる応力の緩和現象によると考え
られている。

【００１２】そして、このようにゲートラインＧＬの表
面にヒロックが発生すると、このヒロックがゲート絶縁
膜３を突き破ってこのゲート絶縁膜３にクラック等の欠
陥を発生させるため、ゲートラインＧＬのゲート電極部
Ｇとソース，ドレイン電極Ｓ，Ｄとが短絡してしまう
し、また、ゲート絶縁膜３の上の層間絶縁膜９にもクラ
ック等の欠陥が発生して、ゲートラインＧＬのライン部
とデータラインＤＬとがその交差部において短絡してし
まう。

【００１３】一方、従来から、上記Ａl にＴi （チタ
ン）やＴa （タンタル）等の高融点金属を含有させる
と、加熱時におけるヒロックの発生が抑制されることが
解明されている。

【００１４】しかし、上記ＴＦＴパネルのゲートライン
ＧＬを、高融点金属を含有させたＡl 系合金で形成して
も、上述した層間短絡が発生することがある。

【００１５】これは、ゲートラインＧＬを上記Ａl 系合
金で形成すれば上記ヒロックの発生は抑えられるが、ゲ
ート絶縁膜３等を成膜する際の加熱により、ゲートライ
ンＧＬのライン部の側縁部およびゲート電極部Ｇの周縁
部に、図６および図７に示したような突起Ｐが局部的に
発生するためである。この突起Ｐの発生原因は不明であ
るが、上述したヒロックの発生とは別な形での応力緩和
現象、つまり加熱によってＡl 系合金膜に生ずる応力が
被膜の側面やエッジ部の弱い部分に集中し、この部分に
局部的な結晶成長が起きるためと推測される。

【００１６】このため、従来は、上記ゲートラインＧＬ
をＡl 系合金で形成し、さらにそのライン部およびゲー
ト電極部Ｇの表面をゲートライン端子部を除いて陽極酸
化処理して、上記層間短絡の発生を防いでいる。

【００１７】このゲートラインＧＬの陽極酸化処理は、
基板１上にゲートラインＧＬを形成した後、この基板１
を電解液中に浸漬してゲートラインＧＬを電解液中にお
いて対向電極（白金電極）と対向させ、ゲートラインＧ
Ｌを陽極とし、対向電極を陰極として、その間に電圧を
印加することによって行なわれている。

【００１８】このように、電解液中においてゲートライ
ンＧＬと対向電極との間に電圧を印加すると、陽極であ
るゲートラインＧＬの表面が化成反応を起して酸化さ
れ、ゲートラインＧＬのライン部およびゲート電極部Ｇ
が、図４および図５に示したように、非酸化層ａの表層
にＡl 系合金の属酸化物からなる酸化膜ｂが生成した二
層膜となる。なお、前記酸化膜ｂは、金属膜の上面およ
び両側面から内部に成長して行くが、金属膜を酸化させ
るとその体積が増加するため、上記ゲートラインＧＬの
表面を酸化処理すると、その膜厚および幅が大きくな
る。

【００１９】そして、上記のようにゲートラインＧＬを
酸化処理してそのライン部およびゲート電極部Ｇの表面
に酸化膜ｂを生成させておけば、ゲート絶縁膜３等の成
膜時における上記突起Ｐの発生が前記酸化膜ｂで抑えら
れるため、上述した層間短絡の発生を防いで、ＴＦＴパ
ネルの製造歩留を向上させることができる。

【００２０】

【発明が解決しようとする課題】しかしながら、従来
は、ゲートラインＧＬのライン部およびゲート電極部Ｇ
の表面をその全域にわたって酸化処理しているため、ゲ
ートラインＧＬのライン部での抵抗が高くなってしまう
という問題を生じていた。これは、ゲートラインＧＬの
表面を陽極酸化すると、その表層への酸化膜ｂの生成に
より、導電層として残される非酸化層ａの断面積が小さ
くなるためである。

【００２１】このため、従来のＴＦＴパネルは、ゲート
ラインＧＬをＡl 系合金で形成しているのにもかかわら
ず、このゲートラインＧＬでの電圧降下が大きく、した
がって、ゲートラインＧＬの端子部に近い薄膜トランジ
スタに印加されるゲート電圧と、ゲートラインＧＬの末
端に近い薄膜トランジスタに印加されるゲート電圧とに
大きな差が生じて、これら各薄膜トランジスタの動作特
性が不均一になってしまうという欠点をもっていた。

【００２２】本発明の目的は、ゲートラインをＡl 系合
金で形成し、さらにそのライン部およびゲート電極部を
酸化処理してライン交差部および薄膜トランジスタ部で
の層間短絡の発生を防止したものでありながら、ゲート
ラインでの電圧降下を小さくして、ゲートラインに沿っ
て配列している各薄膜トランジスタにほぼ均一なゲート
電圧を印加することができるＴＦＴパネルを提供するこ
とにある。

【００２３】

【課題を解決するための手段】本発明のＴＦＴパネル
は、ゲートラインをＡl 系合金で形成するとともに、前
記ゲートラインのライン部の両側縁部およびゲート電極
部の周縁部の表面に、この部分を酸化させた酸化膜を形
成したことを特徴とするものである。

【００２４】

【作用】すなわち、本発明は、従来のようにゲートライ
ンのライン部およびゲート電極部の表面をその全域にわ
たって酸化させるのではなく、ゲートラインのライン部
の両側縁部およびゲート電極部の周縁部の表面だけを酸
化させてこの部分に酸化膜を形成したものであり、この
ようにしても、Ａl 系合金からなるゲートラインを加熱
したときに突起が発生するのは前記ライン部の側縁部お
よびゲート電極部の周縁部であるため、ゲート絶縁膜等
の成膜時にゲートラインに突起が発生するのを前記酸化
膜で抑えることができるから、前記突起の影響によるラ
イン交差部および薄膜トランジスタ部での層間短絡の発
生を防止することができる。

【００２５】そして、本発明では、ゲートラインのライ
ン部の両側縁部およびゲート電極部の周縁部の表面だけ
を酸化させているため、ゲートラインの断面積の大部分
を非酸化層（導電層）として残すことができ、したがっ
て、ゲートラインでの電圧降下を小さくして、ゲートラ
インに沿って配列している各薄膜トランジスタにほぼ均
一なゲート電圧を印加することができる。

【００２６】

【実施例】以下、本発明をアクティブマトリックス液晶
表示素子に用いられるＴＦＴパネルに適用した実施例を
図面を参照して説明する。

【００２７】図１〜図３は本発明の一実施例を示してお
り、図１はＴＦＴパネルの一部分の平面図、図２は図１
のII−II線に沿う拡大断面図、図３は図１の III−III
線に沿う拡大断面図である。なお、図１〜図３におい
て、図４および図５に示した従来のＴＦＴパネルと同じ
部分については、図に同符号を付してその説明を省略す
る。

【００２８】この実施例のＴＦＴパネルは、そのゲート
ラインＧＬを微量の高融点金属（Ｔi ，Ｔa 等）を含有
させたＡl 系合金で形成するとともに、このゲートライ
ンＧＬのライン部の両側縁部およびゲート電極部Ｇの周
縁部の表面だけに、この部分を酸化させた酸化膜ｂを形
成したものである。

【００２９】このようにゲートラインＧＬのライン部の
両側縁部およびゲート電極部Ｇの周縁部の表面だけに酸
化膜ａを形成するには、ゲートラインＧＬのライン部お
よびゲート電極部Ｇの上に、前記ライン部の両側縁部お
よびゲート電極部Ｇの周縁部を除く上面全域を覆うレジ
スト膜を形成しておいて陽極酸化処理を行なえばよく、
このようにして陽極酸化処理を行なうと、ゲートライン
ＧＬのレジスト膜で覆われている領域には化成反応が起
らないため、前記ライン部の両側縁部およびゲート電極
部Ｇの周縁部だけがその上面から側面全体にわたって酸
化され、他の領域は非酸化層ａのままとなる。

【００３０】なお、上記陽極酸化処理は、［従来の技
術］の項で説明したような、電解液中において化成反応
を起させる方法で行なっても、また、ガス雰囲気中で化
成反応を起させるプラズマ酸化によって行なってもよ
い。

【００３１】すなわち、この実施例のＴＦＴパネルは、
従来のようにゲートラインのライン部およびゲート電極
部の表面をその全域にわたって酸化させるのではなく、
ゲートラインＧＬのライン部の両側縁部およびゲート電
極部Ｇの周縁部の表面だけを酸化させてこの部分に酸化
膜ｂを形成したものであり、このようにしても、Ａl系
合金からなるゲートラインＧＬを加熱したときに突起が
発生するのは、図６および図７に示したように、前記ラ
イン部の側縁部およびゲート電極部の周縁部であるた
め、ゲート絶縁膜３等の成膜時にゲートラインＧＬに突
起が発生するのを前記酸化膜ａで抑えることができるか
ら、前記突起の影響によるライン交差部および薄膜トラ
ンジスタ部での層間短絡の発生を防止することができ
る。

【００３２】そして、上記ＴＦＴパネルでは、ゲートラ
インＧＬのライン部の両側縁部およびゲート電極部Ｇの
周縁部の表面だけを酸化させているため、ゲートライン
ＧＬの断面積の大部分を非酸化層（導電層）ａとして残
すことができ、したがって、ゲートラインＧＬでの電圧
降下を小さくして、ゲートラインＧＬに沿って配列して
いる各薄膜トランジスタ２にほぼ均一なゲート電圧を印
加することができるから、これら各薄膜トランジスタを
均一な動作特性で動作させることができる。

【００３３】なお、上記実施例のＴＦＴパネルは、層間
絶縁膜９を設けてその上にデータラインＤＬを形成した
ものであるが、このデータラインＤＬはドレイン電極Ｄ
およびゲート絶縁膜３の上に直接形成してもよく、さら
にデータラインＤＬをドレイン電極Ｄと一体の金属膜で
形成してもよい。また、上記実施例において基板１上に
形成した薄膜トランジスタ２は逆スタガー構造と呼ばれ
るものであるが、この薄膜トランジスタ２は、ソース，
ドレイン電極Ｓ，Ｄの上にｉ型半導体層４を形成した逆
コプラナー構造と呼ばれるものであってもよい。

【００３４】

【発明の効果】本発明のＴＦＴパネルは、ゲートライン
をＡl 系合金で形成するとともに、前記ゲートラインの
ライン部の両側縁部およびゲート電極部の周縁部の表面
に、この部分を酸化させた酸化膜を形成したものである
から、ゲートラインをＡl 系合金で形成し、さらにその
ライン部およびゲート電極部を酸化処理してライン交差
部および薄膜トランジスタ部での層間短絡の発生を防止
したものでありながら、ゲートラインでの電圧降下を小
さくして、ゲートラインに沿って配列している各薄膜ト
ランジスタにほぼ均一なゲート電圧を印加することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すＴＦＴパネルの平面
図。

【図２】図１のII−II線に沿う拡大断面図。

【図３】図１の III−III 線に沿う拡大断面図。

【図４】従来のＴＦＴパネルの平面図。

【図５】図４の V−V 線に沿う拡大断面図。

【図６】表面を酸化させていないＡl 系合金製ゲートラ
インの加熱後の平面図。

【図７】図６の VII−VII 線に沿う拡大断面図。

【符号の説明】

１…基板、２…薄膜トランジスタ、ＧＬ…ゲートライ
ン、Ｇ…ゲート電極部、ａ…非酸化層、ｂ…酸化絶縁層
ｂ、３…ゲート絶縁膜、４…ｉ型半導体層、５…ｎ型半
導体層、Ｓ…ソース電極、Ｄ…ドレイン電極、８…画素
電極、ＤＬ…データライン、９…層間絶縁膜、１０…保
護絶縁膜。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板上にゲートラインとデータラインと薄
   膜トランジスタとを形成してなり、かつ前記薄膜トラン
   ジスタは、前記ゲートラインに形成されたゲート電極部
   と、その上に形成されたゲート絶縁膜と、このゲート絶
   縁膜の上に形成された半導体層およびソース，ドレイン
   電極とで構成するとともに、前記データラインを、前記
   ゲートラインを覆う絶縁膜の上に形成した薄膜トランジ
   スタパネルにおいて、 前記ゲートラインをアルミニウム系合金で形成するとと
   もに、前記ゲートラインのライン部の両側縁部およびゲ
   ート電極部の周縁部の表面に、この部分を酸化させた酸
   化膜を形成したことを特徴とする薄膜トランジスタパネ
   ル。