JPH06188419A - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

Info

Publication number
JPH06188419A
JPH06188419A JP4335720A JP33572092A JPH06188419A JP H06188419 A JPH06188419 A JP H06188419A JP 4335720 A JP4335720 A JP 4335720A JP 33572092 A JP33572092 A JP 33572092A JP H06188419 A JPH06188419 A JP H06188419A
Authority
JP
Japan
Prior art keywords
thin film
film transistor
layer
aluminum
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4335720A
Other languages
English (en)
Inventor
Tomizo Matsuoka
富造 松岡
Mamoru Takeda
守 竹田
Ikunori Kobayashi
郁典 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP4335720A priority Critical patent/JPH06188419A/ja
Priority to US08/099,460 priority patent/US5334544A/en
Priority to EP93112304A priority patent/EP0602315A3/en
Priority to KR93027534A priority patent/KR970004449B1/ko
Publication of JPH06188419A publication Critical patent/JPH06188419A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302—Non-deposition formation processes
    • H10P14/6304—Formation by oxidation, e.g. oxidation of the substrate
    • H10P14/6314—Formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/118—Oxide films

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 本発明は、下層配線と上層配線間の短絡を効
果的に防止した多層配線を持つ薄膜トランジスタを得る
製造法を提供する。 【構成】 アルミニウム系の金属薄膜の上に、他の陽極
酸化可能な金属を積層し、陽極酸化可能な金属の全部と
アルミニウム系の金属薄膜の表面の一部を陽極酸化し
て、薄膜トランジスタのゲート電極とゲート絶縁体層の
一部分を構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、カラー液晶表示装置等
に応用される薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】一般に、薄膜トランジスタ等の素子を形
成した半導体装置は二層以上の多層配線を行うことが多
い。特にスイッチング用トランジスタをマトリクス状に
設けたアクティブマトリクス型液晶表示装置の場合に
は、Ｘ方向及びＹ方向の配線が必須となり、しかも大画
面を得るためには信号遅延を少なくするため可能な限り
低抵抗の配線が必要とされる。信号遅延を少なくするた
め第一の導電層、すなわち下層の配線やゲート電極にア
ルミニウムが用いられる。更に第二の導電層、すなわち
上層の配線やソース・ドレーン電極と第一の導電層を電
気的に絶縁するため、およびゲート絶縁体を形成するた
め下層の配線やゲート電極上に絶縁層を何らかの手段で
積層する。次に半導体層を形成してゲート電極上の特定
領域に加工した後、第二の導電層を形成して薄膜トラン
ジスタのマトリックスを完成する。
【０００３】
【発明が解決しようとする課題】 従来の技術の項で説
明した薄膜トランジスタのマトリックスにおいては、第
一の導電層（下層配線とゲート電極）と第二の導電層
（上層配線とソース・ドレーン電極）の間で短絡すると
いう問題がいままで一番大きな課題であった。特に、ゲ
ート電極や下層配線としてＡｌ金属を用いた場合、その
加熱工程、たとえば電極や配線パターン形成のフォトリ
ソ工程でレジスト塗布前に、約１６０℃、５分のデハイ
ドレーションを行うことによって、Ａｌ薄膜にヒロック
と呼ばれる突起が発生する。
【０００４】このヒロックは更に絶縁体層、半導体層、
第二の導電層、すなわちソース・ドレーン電極や上層配
線を形成して最終的に薄膜トランジスタのマトリックス
を作成し駆動した時、上層と下層配線間ショート不良の
原因になる。ヒロックが絶縁体層の膜厚均一性を損ね、
局部的な電界集中によってショート不良を引き起こすと
考えられる。これに対処するために、Ａｌに少量のＴａ
やＴｉを添加したゲート電極が検討されているが、これ
らはヒロックに対して効果はあるものの、電気抵抗が純
粋なＡｌの約５倍と高くなり、ゲート信号遅延の観点か
ら好ましくない。従って、純粋なＡｌと同程度の低い電
気抵抗を持ち、かつヒロックのない下層配線やゲート電
極を作成する方法が望まれている。
【０００５】本発明はかかる点に鑑み、多層配線間の短
絡を防止し、歩留まりの高い信頼性に優れた薄膜トラン
ジスタを得るため、第一の導電層に対してヒロック発生
を効果的に抑制する製造方法を提供するものである。
【０００６】
【課題を解決するための手段】薄膜トランジスタの第一
の導電層、すなわち下層配線やゲート電極を、まず低抵
抗のアルミニウム系金属で形成し、続いてアルミニウム
系金属のヒロック発生を防ぐために他の陽極酸化可能な
金属を積層した。下層配線やゲート電極のパターンをエ
ッチング加工により形成した後、その表面を陽極酸化し
て陽極酸化可能な金属全部とアルミニウム系金属の一部
を絶縁体層に変換した。したがって、この段階で下層配
線とゲート電極の上に酸化アルミニウムと他の陽極酸化
可能な金属の酸化物薄膜が形成された積層構造ができ
る。更に、一般に行われているように窒化珪素薄膜を積
層してゲート絶縁体層を完成する。結局薄膜トランジス
タのゲート絶縁体層は酸化アルミニウム、陽極酸化可能
な金属の酸化物および窒化珪素の３層膜となり、かつ下
地のゲート電極にヒロックがないので、従来の２層膜で
下地にヒロックが発生している場合と比較して欠陥やピ
ンホールの少ない絶縁体層が形成され、下層配線、ゲー
ト電極と上層配線、ソース・ドレーン電極の間の短絡不
良，すなわち一般にゲート・ソース短絡を効果的に防止
できる。
【０００７】
【作用】本発明の薄膜トランジスタの製造方法によれ
ば、ヒロックのない低抵抗の下層配線やゲート電極と、
欠陥のない絶縁性に優れたゲート絶縁体層を形成できる
ので、大型高精細度の薄膜トランジスタのマトリックス
の製造に適し、同時に下層配線、ゲート電極と上層配
線、ソース・ドレーン電極間の短絡を防止できる。たと
えば、大型液晶表示パネルに応用して薄膜トランジスタ
ーアレイのゲート・ソース短絡を効果的に防止でき、高
い歩留まりで信頼性の高いパネルを製造することができ
る。
【０００８】
【実施例】（実施例１）（図１）は本発明の製造法によ
る液晶ディスプレイ等に応用される透光性基板上の薄膜
トランジスタの断面図と製造過程を示したもので、この
図を中心に用いて説明する。
【０００９】（図１（ａ））に示したように、基板１上
に純粋なアルミニウム（Ａｌ）金属、または熱やストレ
ス等によるマイグレーションやヒロックを防止させるた
め不純物として、例えばシリコンを０．５〜２％程度含
んだアルミニウム金属２を２００ｎｍの膜厚に、スパッ
タ法を用いて全面に形成した。さらにその上にタンタル
（Ｔａ）金属３を３０ｎｍの厚さに積層して、そして通
常のドライエッチング法を用いて、所望のゲート電極パ
ターンを形成した。
【００１０】一般に、純粋なアルミニウムではフォトリ
ソ工程のデハイドレーションで１６０℃程度に加熱され
ると、薄膜表面にヒロックと呼ばれる突起が発生する。
上記のように、アルミニウムに少量のシリコン（Ｓｉ）
を添加すると、ヒロックの発生はかなり軽減されるもの
の、完全ではない。Ｓｉの代わりに少量のＴａを添加し
ても同様である。
【００１１】しかし、上記のようにアルミニウム薄膜の
上にさらに重金属のＴａを３０ｎｍの厚さ以上に積層す
ると、ヒロックの発生が効果的に抑制されることを見い
だした。この効果は他の重金属、Ｔｉ、Ｚｒ、Ｎｂ、
Ｗ、およびＭｏによっても実現できた。これらの金属
は、さらに後の工程でゲート絶縁膜の一部を陽極酸化法
によって形成する必要があるため、陽極酸化可能な金属
から選ばれた。
【００１２】つぎに、（図１（ｂ））に示すようにＴａ
金属の全部とＡｌ金属の一部を陽極酸化してゲート絶縁
体とした。陽極酸化は化成液として酒石酸を１％含む水
溶液とエチレングリコールを容量比で３：７に混合し、
かつアンモニア水でｐＨ７に調節した液を用いた。３０
ｎｍの厚さのＴａ金属は陽極酸化することによって、厚
さが増加し７５ｎｍの酸化タンタル絶縁体４になる。化
成電圧をコントロールして、アルミニウム金属まで化成
を行い、アルミニウム金属表面に厚さ１００ｎｍの酸化
アルミニウム絶縁体５を形成した。結局、ゲートアルミ
ニウム金属の上に酸化アルミニウムと酸化タンタルの積
層膜からなるゲート絶縁体を陽極酸化法により形成し
た。
【００１３】次に、（図１（ｃ））に示すように、プラ
ズマＣＶＤ法により２２５ｎｍの厚さの窒化シリコン
（ＳｉＮx）薄膜６と半導体活性層となるアモルファス
シリコン（ａ-Ｓｉ）７とエッチングストッパとなる窒
化シリコン（ＳｉＮx）８を連続堆積し、エッチングス
トッパのＳｉＮxを島状に加工した。最終的にゲート絶
縁層は酸化アルミニウム１００ｎｍ、酸化タンタル７５
ｎｍ、および窒化シリコン２２５ｎｍの３層膜で構成さ
れ、その全体の厚さを４００ｎｍとした。
【００１４】そして、（図１（ｃ））に示すようにａ-
Ｓｉと金属とのオーミック接触を確保するため、ｎ型不
純物としてリンをドープしたアモルファスシリコン（ｎ
+-ａ-Ｓｉ）９及びソース・ドレーンとなる金属薄膜と
して例えばチタン（Ｔｉ）を堆積した。
【００１５】そして、図示はしないがゲート電極を取り
出すための開口部を設けた後、ソース・ドレーンのレジ
ストパターンとエッチングストッパのＳｉＮxをマスク
としてＴｉ、ｎ+-ａ-Ｓｉ、ａ-Ｓｉを一括エッチングし
て、（図１（ｃ））に示すようにソース電極１０とドレ
ーン電極１１を形成した。最後に、（図１（ｃ））に示
すように透明電極１２として例えばインジウム・スズ酸
化物（ＩＴＯ）をドレイン電極に電気的に接触するよう
選択的に被着形成して薄膜トランジスタを完成した。
【００１６】尚、本実施例では、ソース・ドレイン電極
材料としてＴｉを用いたが、ソース・ドレイン電極材料
としてはモリブデンシリサイドのような金属珪化物、あ
るいはアルミニウム、クロム、モリブデン、タンタル、
ニッケル、ニッケル−クロム合金などのような金属材料
を用いることも可能である。
【００１７】透明電極形成には、透明電極形成工程は必
ずしも薄膜トランジスタ製造工程の最後である必要はな
く、初期の工程で形成し、絶縁層に開口部を設けてドレ
イン電極と電気的に接触させてもよい。
【００１８】以上のようにして作成した薄膜トランジス
タ７３７万個（６４０ｘ４８０個からなるトランジスタ
アレイを２４枚作成）のゲート・ソース短絡の欠陥を調
べた。比較のために、ゲート絶縁層としていままでよく
使われてきた２００ｎｍの厚さの酸化アルミニウム陽極
酸化膜と２００ｎｍの窒化シリコン膜の２層膜を用いた
薄膜トタンジスタも同数作成した。
【００１９】これら２種類の薄膜トランジスタでゲート
・ソース間短絡の数を相対的に比較した結果、２００ｎ
ｍの酸化アルミニウム陽極酸化膜と２００ｎｍの窒化シ
ィコンの２層膜ゲート絶縁層の場合を１００とすると、
本発明の製造法による上記１００ｎｍの酸化アルミニウ
ム陽極酸化膜と７５ｎｍの酸化タンタル陽極酸化膜およ
び２２５ｎｍの窒化シリコンの３層膜でゲート絶縁体層
を構成した薄膜トランジスタアレイは２０の割合であっ
た。また、本発明の方法でアルミニウム金属にシリコン
を１％添加した薄膜トランジスタアレイは１３の割合で
あった。
【００２０】この結果から明かなように本発明の製造法
を用いて作成した薄膜トランジスタアレイはゲート・ソ
ース短絡の欠陥を従来より１／５ないし１／７に低減す
ることが出来た。この欠陥低減は主にアルミニウム系下
層配線およびゲート電極パターンに発生する熱によるヒ
ロックを、本発明による製造方法によって低減したため
である。またゲート絶縁体層が３層で従来よりも多い多
層膜からなっていることも、多層の積層効果に基づいて
絶縁体層のピンホールや欠陥の低減に寄与していると考
えられる。
【００２１】（実施例２）実施例１とほとんど同様に薄
膜トランジスタを作成し比較した。ただし、実施例１の
場合とは異なり、アルミニウム金属の上にＴａ金属を１
００ｎｍの厚さに積層した。下層配線とゲート電極パタ
ーンをドライエッチング法で形成した後、Ｔａ金属全部
と、更にアルミニウム表面まで陽極酸化して、アルミニ
ウム下層配線とゲート電極の上に１００ｎｍの厚さの酸
化アルミニウム陽極酸化膜と２５０ｎｍの酸化タンタル
陽極酸化膜を積層した。１００ｎｍのＴａ金属は２５０
ｎｍの酸化タンタルに陽極酸化によって変換される。
【００２２】さらに実施例１と同じプラズマＣＶＤ法で
窒化シリコン膜を５０ｎｍを積層して、全体として実施
例１と同じ厚さ４００ｎｍのゲート絶縁体層を形成し
た。以下、実施例１と同様にして薄膜トランジスタアレ
イを完成し、実施例１と同じ従来の薄膜トランジスタア
レイと比較した。
【００２３】その結果、ゲート・ソース短絡の割合は従
来１００に対して１０の割合であった。実施例１のＴａ
金属の厚さが３０ｎｍの場合より、その厚さが１００ｎ
ｍの実施例２の方がゲート・ソース短絡に対して効果的
であるが、一般によく設計され用いられるゲート絶縁体
層の厚さ４００ｎｍにたいして、半導体層に接する窒化
シリコンの膜厚は、少なくとも５０ｎｍは必要であるの
でＴａの膜厚は１００ｎｍ以下にした方がよい。
【００２４】（実施例３）実施例１とほとんど同じ方法
でＴａ金属を他の陽極酸化可能なＴｉ、Ｚｒ、Ｎｂ、
Ｗ、およびＭｏに置き換えて、薄膜トランジスタアレイ
を作成した。それらの金属の膜厚をすべて５０ｎｍと
し、陽極酸化して１００ｎｍの酸化チタン、１００ｎｍ
の酸化ジルコニウム、１２５ｎｍの酸化ニオブ、１５０
ｎｍの酸化タングステンおよび酸化モリブデンに変換し
た。前もって５０ｎｍの上記金属をアルミニウム金属に
積層することによって、アルミニウム金属の熱によるヒ
ロック発生がＴａ同様に抑えられることを確認してい
る。
【００２５】陽極酸化した後、酸化アルミニウム陽極酸
化膜１００ｎｍを含む３層からなるゲート絶縁体層の全
体の厚さが４００ｎｍになるように窒化シリコン膜を積
層し、以下、実施例１と同様に薄膜トランジスタを作成
して、実施例１と同じ従来例とゲート・ソース短絡の割
合を比較した。その結果、いずれにおいても従来１００
に対し３５以下の割合であった。
【００２６】
【発明の効果】以上説明したように、本発明の製造方法
によれば下層配線とゲート電極膜のヒロック発生を抑制
し、かつ３層積層膜からなるゲート絶縁体層を用いてい
るので、ゲート・ソース短絡欠陥を効果的に防止した薄
膜トランジスタを得ることができる。さらに一般に、本
発明の絶縁体薄膜を用いて、多層配線を有する半導体装
置の下層配線と上層配線の短絡を防止し、歩留まりの高
い信頼性に優れた半導体装置を製造できる。
【図面の簡単な説明】
【図１】本発明における逆スタガ型の薄膜トランジスタ
の製造工程を示す断面図
【符号の説明】
１ 基板ガラス ２ アルミニウムゲート電極薄膜 ３ タンタル金属薄膜 ４ 酸化タンタル陽極酸化膜 ５ 酸化アルミニウム陽極酸化膜 ６ 窒化シリコン薄膜 ７ アモルファスシリコン半導体薄膜 ８ エッチングストッパー窒化シリコン薄膜 ９ ｎ+アモルファスシリコン半導体薄膜 １０ チタンソース電極 １１ チタンドレーン電極 １２ ＩＴＯ透明電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】透光性絶縁基板上に、導電材料を選択的に
    被着形成した第一の導電層と、前記基板表面の露出面及
    び前記第一の導電層を覆う絶縁体層と、前記絶縁体層上
    の特定領域を覆う半導体層と、前記半導体層と一部重な
    り合う一対の第二の導電層と、前記第二の一対の導電層
    の一方と電気的に接触する透明導電層から少なくともな
    る薄膜トランジスタの製造において、まずアルミニウム
    系の金属薄膜とその上にアルミニウム系以外の陽極酸化
    可能な金属薄膜を積層した２層膜を形成し、陽極酸化可
    能な金属薄膜の全部とアルミニウム系薄膜の一部を陽極
    酸化して、前記第一の導電層と前記絶縁体層の一部を形
    成することを特徴とする薄膜トランジスタの製造方法。
  2. 【請求項２】陽極酸化可能な金属薄膜がＴａ、Ｔｉ、Ｚ
    ｒ、Ｎｂ、Ｗ、およびＭｏから選ばれた１種であること
    を特徴とする請求項１記載の薄膜トランジスタの製造方
    法。
  3. 【請求項３】アルミニウム系の金属薄膜が純粋なＡｌ、
    少量のＳｉを含んだＡｌのいずれかであることを特徴と
    する請求項１記載の薄膜トランジスタの製造方法。
  4. 【請求項４】陽極酸化可能な金属薄膜の厚さが３０〜１
    ００ｎｍであることを特徴とする請求項１記載の薄膜ト
    ランジスタの製造方法。
JP4335720A 1992-12-16 1992-12-16 薄膜トランジスタの製造方法 Pending JPH06188419A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4335720A JPH06188419A (ja) 1992-12-16 1992-12-16 薄膜トランジスタの製造方法
US08/099,460 US5334544A (en) 1992-12-16 1993-07-30 Method of making thin film transistors
EP93112304A EP0602315A3 (en) 1992-12-16 1993-07-31 Method of manufacturing thin film transistors.
KR93027534A KR970004449B1 (en) 1992-12-16 1993-12-14 Method of making thin film transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4335720A JPH06188419A (ja) 1992-12-16 1992-12-16 薄膜トランジスタの製造方法

Publications (1)

Publication Number Publication Date
JPH06188419A true JPH06188419A (ja) 1994-07-08

Family

ID=18291718

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4335720A Pending JPH06188419A (ja) 1992-12-16 1992-12-16 薄膜トランジスタの製造方法

Country Status (4)

Country Link
US (1) US5334544A (ja)
EP (1) EP0602315A3 (ja)
JP (1) JPH06188419A (ja)
KR (1) KR970004449B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811318A (en) * 1995-12-28 1998-09-22 Samsung Electronics Co., Ltd. Method for manufacturing a liquid crystal display
US6008065A (en) * 1995-11-21 1999-12-28 Samsung Electronics Co., Ltd. Method for manufacturing a liquid crystal display
KR100524873B1 (ko) * 1998-04-02 2005-12-30 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
JP2016522570A (ja) * 2013-04-28 2016-07-28 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 拡散防止層、その製作方法、薄膜トランジスタ、アレイ基板、及び表示装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW425637B (en) * 1993-01-18 2001-03-11 Semiconductor Energy Lab Method of fabricating mis semiconductor device
KR970004885B1 (ko) * 1993-05-12 1997-04-08 삼성전자 주식회사 평판표시장치 및 그 제조방법
JP3105409B2 (ja) * 1994-10-24 2000-10-30 シャープ株式会社 金属配線基板および半導体装置およびそれらの製造方法
KR0163526B1 (ko) * 1995-05-17 1999-02-01 김광호 자외선/오존을 조사하여 접속패드에 보호막을 형성하는 단계를 포함하는 반도체소자 제조방법
KR100392909B1 (ko) * 1997-08-26 2004-03-22 엘지.필립스 엘시디 주식회사 박막트랜지스터및그의제조방법
KR100248123B1 (ko) 1997-03-04 2000-03-15 구본준 박막트랜지스터및그의제조방법
GB2338105B (en) * 1997-03-04 2000-04-12 Lg Electronics Inc Method of making a thin film transistor
US5943559A (en) * 1997-06-23 1999-08-24 Nec Corporation Method for manufacturing liquid crystal display apparatus with drain/source silicide electrodes made by sputtering process
TWI226470B (en) * 1998-01-19 2005-01-11 Hitachi Ltd LCD device
JP3980156B2 (ja) * 1998-02-26 2007-09-26 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
US6297538B1 (en) 1998-03-23 2001-10-02 The University Of Delaware Metal-insulator-semiconductor field effect transistor having an oxidized aluminum nitride gate insulator formed on a gallium nitride or silicon substrate
JP3403949B2 (ja) * 1998-09-03 2003-05-06 シャープ株式会社 薄膜トランジスタ及び液晶表示装置、ならびに薄膜トランジスタの製造方法
KR100726132B1 (ko) * 2000-10-31 2007-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
US20060003485A1 (en) * 2004-06-30 2006-01-05 Hoffman Randy L Devices and methods of making the same
US20060088962A1 (en) * 2004-10-22 2006-04-27 Herman Gregory S Method of forming a solution processed transistor having a multilayer dielectric
US7768080B2 (en) * 2007-07-30 2010-08-03 Hewlett-Packard Development Company, L.P. Multilayer dielectric
KR100975204B1 (ko) * 2008-08-04 2010-08-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI479574B (zh) 2009-03-16 2015-04-01 瀚宇彩晶股份有限公司 Ｔｆｔ陣列基板及其製造方法
CN102386237A (zh) * 2011-11-23 2012-03-21 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板及装置和一种制备方法
US20250191922A1 (en) * 2023-12-06 2025-06-12 Mikro Mesa Technology Co., Ltd. Method of forming electrode with multi-dielectric layers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100461A (ja) * 1981-12-10 1983-06-15 Japan Electronic Ind Dev Assoc<Jeida> 薄膜トランジスタの製造方法
JPS58147069A (ja) * 1982-02-25 1983-09-01 Sharp Corp 薄膜トランジスタ
JPH061314B2 (ja) * 1987-07-30 1994-01-05 シャープ株式会社 薄膜トランジスタアレイ
JP2786628B2 (ja) * 1987-10-15 1998-08-13 シャープ株式会社 液晶パネルの電極構造
JPH01217325A (ja) * 1988-02-25 1989-08-30 Sharp Corp 液晶表示装置
JPH0814669B2 (ja) * 1988-04-20 1996-02-14 シャープ株式会社 マトリクス型表示装置
JPH03227068A (ja) * 1990-02-01 1991-10-08 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JPH03248568A (ja) * 1990-02-27 1991-11-06 Fuji Xerox Co Ltd 薄膜半導体装置
JP2940689B2 (ja) * 1990-03-23 1999-08-25 三洋電機株式会社 アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法
JPH03283540A (ja) * 1990-03-30 1991-12-13 Oki Electric Ind Co Ltd 薄膜トランジスタの製造方法
US5126283A (en) * 1990-05-21 1992-06-30 Motorola, Inc. Process for the selective encapsulation of an electrically conductive structure in a semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008065A (en) * 1995-11-21 1999-12-28 Samsung Electronics Co., Ltd. Method for manufacturing a liquid crystal display
US6331443B1 (en) 1995-11-21 2001-12-18 Samsung Electronics Co., Ltd. Method for manufacturing a liquid crystal display
US6661026B2 (en) 1995-11-21 2003-12-09 Samsung Electronics Co., Ltd. Thin film transistor substrate
USRE41363E1 (en) * 1995-11-21 2010-06-01 Samsung Electronics Co., Ltd. Thin film transistor substrate
US5811318A (en) * 1995-12-28 1998-09-22 Samsung Electronics Co., Ltd. Method for manufacturing a liquid crystal display
USRE39211E1 (en) 1995-12-28 2006-08-01 Samsung Electronics Co., Ltd. Method for manufacturing a liquid crystal display
KR100524873B1 (ko) * 1998-04-02 2005-12-30 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
JP2016522570A (ja) * 2013-04-28 2016-07-28 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 拡散防止層、その製作方法、薄膜トランジスタ、アレイ基板、及び表示装置

Also Published As

Publication number Publication date
EP0602315A3 (en) 1997-02-19
KR970004449B1 (en) 1997-03-27
EP0602315A2 (en) 1994-06-22
US5334544A (en) 1994-08-02

Similar Documents

Publication Publication Date Title
EP0430702B1 (en) Line material, electronic device using the line material and liquid crystal display
US4905066A (en) Thin-film transistor
KR910001872B1 (ko) 반도체장치
US5334544A (en) Method of making thin film transistors
KR950008931B1 (ko) 표시패널의 제조방법
JPH0715017A (ja) 平板表示装置およびその製造方法
JP2575263B2 (ja) 表示パネルの製造方法
JP3403949B2 (ja) 薄膜トランジスタ及び液晶表示装置、ならびに薄膜トランジスタの製造方法
KR960006110B1 (ko) 반도체 장치 및 그 제조 방법
JPH03190141A (ja) 平板ディスプレー用薄膜トランジスタ及びその製造方法
JP3139764B2 (ja) 配線材料及び液晶表示装置
JP3024387B2 (ja) 半導体装置
JP3175225B2 (ja) 薄膜トランジスタの製造方法
JP2585267B2 (ja) 液晶表示装置
JPH09203912A (ja) 液晶表示装置
JP3047363B2 (ja) 半導体装置およびその製造方法
JP3149034B2 (ja) 薄膜トランジスタ
JPH01248136A (ja) 液晶表示用薄膜トランジスタの製造方法
JP3245613B2 (ja) 薄膜素子の製造方法
JPH0682823A (ja) 論理・駆動回路およびその製造方法
JP3245614B2 (ja) 薄膜素子の製造方法
JP3104356B2 (ja) 薄膜トランジスタパネルおよびその製造方法
JPH07325321A (ja) 液晶表示装置の製造方法
JPH0990406A (ja) 液晶表示装置
JPH06265933A (ja) 液晶表示装置及びその製造方法