JPH0342848A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0342848A
JPH0342848A JP1178566A JP17856689A JPH0342848A JP H0342848 A JPH0342848 A JP H0342848A JP 1178566 A JP1178566 A JP 1178566A JP 17856689 A JP17856689 A JP 17856689A JP H0342848 A JPH0342848 A JP H0342848A
Authority
JP
Japan
Prior art keywords
wiring board
semiconductor chip
electrode pad
semiconductor device
holes
Prior art date
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Pending
Application number
JP1178566A
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English (en)
Inventor
Hiroki Ochi
越智　博樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/654—Top-view layouts
    • H10W70/655—Fan-out layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

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  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に半導体装置の外部接
続用のバット構造に関する。
〔従来の技術〕
従来、この種の半導体装置は、配線基板上に搭載される
場合には、半導体装置のバンプ構造の電極パッドと、配
線板のパッド部とを互いに突き合わせて、はんだ付けに
より接続を行っていた。
〔発明が解決しようとする課題〕
しかしながら、上述した従来の半導体装置では、半導体
チップ上に形成された外部接続パッド部と半導体チップ
を配線基板上のパッド部に搭載し、接続する場合に、互
いに凸状の形状をしているため、搭載したときに不安定
になり、これらパッド間の安定した位置合せ精度の確保
が難しくなる欠点がある。
本発明の目的は、かかる問題を解消する半導体装置を提
供することにある。
〔課題を解決するための手段〕
本発明の半導体装置は、配線基板のスルーホールにその
先端の一部が挿入される凸状の電極パッドと、この電極
パッドの導電層と接続するとともに素子形成層内に形成
された配線とを有している。
〔実施例〕
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示す半導体装置と配線板の斜視
図、第２図は第１図のＡ部拡大断面図である。この半導
体装置は、第２図に示すように、半導体チップ９上に形
成された素子形成層中８の配線７に接続される導電層２
を有する凸状の電極パット１が設けられたことである。
方、配線基板４のスルーホール５には、その内壁及び表
面には、導電層６が形成されている。
このような構造にすることにより、例えば、第１図に示
すように、配線基板４に半導体チップ９を搭載する場合
でも第２図に示すように、半導体チップ９の凸状電極パ
ッド１が、配線基板４のスルーホール５のエッチ部には
め込まれて、導電層６と導電層２とで接続される。この
ため、半導体チップ９は、搭載したときに、自動的にこ
の電極パッド１とスルーホール５とで位置決めされる。
〔発明の効果〕
以上説明したように、本発明は、半導体装置の電極パッ
ドを凸部状にすることにより、半導体チップを搭さいす
る配線板の接続パッド部のスルーホールにはめ込まれる
ので、安定した位置合せが期待出来る半導体装置か得ら
れるという効果かある。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す半導体装置と配線基
板の斜視図、第２図は第１図のＡ部拡大断面図である。 １・・・凸状電極バッド、２，６・・・導電層、３，７
・・・配線、４・・・配線基板、５・・・スルーホール
、８・・・素子形成層、９・・・半導体チップ。

Claims (1)

    【特許請求の範囲】
  1. 配線基板のスルーホールにその先端の一部が挿入される
    凸状の電極パッドと、この電極パッドの導電層と接続す
    るとともに素子形成層内に形成された配線とを有する半
    導体装置。
JP1178566A 1989-07-10 1989-07-10 半導体装置 Pending JPH0342848A (ja)

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