JPS6237887B2 - - Google Patents
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- Publication number
- JPS6237887B2 JPS6237887B2 JP55081695A JP8169580A JPS6237887B2 JP S6237887 B2 JPS6237887 B2 JP S6237887B2 JP 55081695 A JP55081695 A JP 55081695A JP 8169580 A JP8169580 A JP 8169580A JP S6237887 B2 JPS6237887 B2 JP S6237887B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- metal wiring
- installation floor
- semiconductor device
- floor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
- H10P72/04—Apparatus for manufacture or treatment
- H10P72/0428—Apparatus for mechanical treatment or grinding or cutting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、半導体搭載用基板の製造方法に関す
る。
る。
従来、半導体搭載用基板には、第１図に示す如
く、半導体素子１を装着するための配設床２が基
体３の所定領域に穿設されている。この配設床２
の周囲の基板表面には、所定パターンの金属配線
４が形成されている。なお、図中５はモールド樹
脂である。
く、半導体素子１を装着するための配設床２が基
体３の所定領域に穿設されている。この配設床２
の周囲の基板表面には、所定パターンの金属配線
４が形成されている。なお、図中５はモールド樹
脂である。
基体３に配設床２を穿設する第１の理由は、第
２図に示す如く直接基体３の表面に半導体素子１
を装着した場合に比べて製造される半導体装置の
厚さを小さくして小型化を図るためである。
２図に示す如く直接基体３の表面に半導体素子１
を装着した場合に比べて製造される半導体装置の
厚さを小さくして小型化を図るためである。
第２の理由は、第３図に示す如く、金属配線４
と半導体素子１のパツドとのワイヤボンデイング
を良好にするために、金属配線４の表面に施され
た金メツキによつて金属配線４の先端部相互が接
触している場合に、配設床２を形成する際のザグ
リ加工によつてこの接触部を分離して所定形状の
金属配線４を形成することにある。
と半導体素子１のパツドとのワイヤボンデイング
を良好にするために、金属配線４の表面に施され
た金メツキによつて金属配線４の先端部相互が接
触している場合に、配設床２を形成する際のザグ
リ加工によつてこの接触部を分離して所定形状の
金属配線４を形成することにある。
第３の理由は、第４図に示す如く、基板３に穿
設された配設床２に半導体素子１を収容すること
によつて、金属配線４のパツド面と半導体素子１
のパツド面とをほぼ面一に設定し、第５図に示す
如く基体３の表面に直接半導体素子１を装着した
場合に生じる金属配線４のパツドと半導体素子１
のパツド間の段差をなくしてボンデイングワイヤ
６の弛みによる短落等の電気障害を防止すること
にある。
設された配設床２に半導体素子１を収容すること
によつて、金属配線４のパツド面と半導体素子１
のパツド面とをほぼ面一に設定し、第５図に示す
如く基体３の表面に直接半導体素子１を装着した
場合に生じる金属配線４のパツドと半導体素子１
のパツド間の段差をなくしてボンデイングワイヤ
６の弛みによる短落等の電気障害を防止すること
にある。
而して、このような配設床２の加工は、第６図
Ａに示す如く、ザグリ加工具７を略渦巻状に移動
して半導体素子１よりも僅に大きい長方形の凹み
部を形成するようにして行つている。或は、同図
Ｂに示す如く、ザグリ加工具７の先端部の形状分
だけ４隅が突出した形状の略長方形の凹み部を形
成するようにしている。
Ａに示す如く、ザグリ加工具７を略渦巻状に移動
して半導体素子１よりも僅に大きい長方形の凹み
部を形成するようにして行つている。或は、同図
Ｂに示す如く、ザグリ加工具７の先端部の形状分
だけ４隅が突出した形状の略長方形の凹み部を形
成するようにしている。
このためザグリ加工具７による加工時間が長く
極めて作業性が悪い欠点があつた。
極めて作業性が悪い欠点があつた。
本発明は、かかる点に鑑みてなされたもので加
工時間の短縮を図つて安格な半導体搭載用基板の
製造方法を提供するものである。
工時間の短縮を図つて安格な半導体搭載用基板の
製造方法を提供するものである。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第７図は、本発明の方法にて得た半導体搭載用
基板を適用した半導体装置の平面図である。この
半導体搭載用基板１０には、長円形の配設床１１
が穿設されている。配設床１１の周囲の基板表面
には、所定パターンの金属配線１２が形成されて
いる。
基板を適用した半導体装置の平面図である。この
半導体搭載用基板１０には、長円形の配設床１１
が穿設されている。配設床１１の周囲の基板表面
には、所定パターンの金属配線１２が形成されて
いる。
配設床１１には所望の半導体素子１３が収容さ
れるようになつている。配設床１１の深さ、幅
Ｗ、及び長さＬは、半導体素子１３の形状応じて
適宜設定されている。
れるようになつている。配設床１１の深さ、幅
Ｗ、及び長さＬは、半導体素子１３の形状応じて
適宜設定されている。
而して、このように形成された半導体搭載用基
板１０は、先端面が円形のザグリ加工具１１ａ
を、半導体搭載用基板１０の所定領域に当接し、
これを一方向に移動させるだけの極めて簡単な操
作によつて、加工によつて形成される凹部が連な
つた状態で所定の長円形の配設床１１を形成する
ようにして製造されている。
板１０は、先端面が円形のザグリ加工具１１ａ
を、半導体搭載用基板１０の所定領域に当接し、
これを一方向に移動させるだけの極めて簡単な操
作によつて、加工によつて形成される凹部が連な
つた状態で所定の長円形の配設床１１を形成する
ようにして製造されている。
その結果、加工時間を著しく短縮せしめて価格
の低減を図ることができる。
の低減を図ることができる。
第８図は、本発明方法で得られた半導体搭載用
基板を適用した半導体装置の他の実施例の平面図
である。この半導体搭載用基板１４の所定領域に
は、略亜鈴形の配設床１５が穿設されている。配
設床１５の深さ、幅Ｗ、及び長さＬは、配設床１
５に収容される半導体装置１６の形状に応じて設
定されている。また、配設床１５の周囲の基板１
４表面には所定パターンの金属配線１７が形成さ
れている。
基板を適用した半導体装置の他の実施例の平面図
である。この半導体搭載用基板１４の所定領域に
は、略亜鈴形の配設床１５が穿設されている。配
設床１５の深さ、幅Ｗ、及び長さＬは、配設床１
５に収容される半導体装置１６の形状に応じて設
定されている。また、配設床１５の周囲の基板１
４表面には所定パターンの金属配線１７が形成さ
れている。
而して、このように構成された半導体搭載用基
板１４は、先端面が円形のザグリ加工具１５ａを
用いてザグリ加工形状が略亜鈴形になるように加
工によつて形成される凹部が連なるようにして穿
設操作を２回施すだけの極めて容易な操作で配設
床１６を形成している。
板１４は、先端面が円形のザグリ加工具１５ａを
用いてザグリ加工形状が略亜鈴形になるように加
工によつて形成される凹部が連なるようにして穿
設操作を２回施すだけの極めて容易な操作で配設
床１６を形成している。
以上説明した如く、本発明に係る半導体搭載用
基板の製造方法によれば、長円形または略亜鈴形
の配設床を容易に形成できるので、加工時間を著
しく短縮せしめて格価を低減させることができる
ものである。
基板の製造方法によれば、長円形または略亜鈴形
の配設床を容易に形成できるので、加工時間を著
しく短縮せしめて格価を低減させることができる
ものである。
第１図は、従来の配設床を有する半導体搭載用
基板を用いた半導体装置の断面図、第２図は、従
来の平板状の半導体搭載用基板を用いた半導体装
置の断面図、第３図は、第１図に示す半導体装置
の平面図、第４図は、同半導体装置の要部を示す
断面図、第５図は、第２図に示す半導体装置の要
部を示す断面図、第６図Ａは第１図に示す半導体
装置の配設床の形成方法を示す説明図、同図Ｂ
は、同配設床の形成方法の他の例を示す説明図、
第７図は、本発明方法にて得た半導体搭載用基板
を適用した半導体装置の平面図、第８図は、本発
明方法にて得た半導体搭載用基板を適用した半導
体装置の他の実施例の平面図である。 １０，１４…半導体搭載用基板、１１，１５…
配設床、１２，１７…金属配線。
基板を用いた半導体装置の断面図、第２図は、従
来の平板状の半導体搭載用基板を用いた半導体装
置の断面図、第３図は、第１図に示す半導体装置
の平面図、第４図は、同半導体装置の要部を示す
断面図、第５図は、第２図に示す半導体装置の要
部を示す断面図、第６図Ａは第１図に示す半導体
装置の配設床の形成方法を示す説明図、同図Ｂ
は、同配設床の形成方法の他の例を示す説明図、
第７図は、本発明方法にて得た半導体搭載用基板
を適用した半導体装置の平面図、第８図は、本発
明方法にて得た半導体搭載用基板を適用した半導
体装置の他の実施例の平面図である。 １０，１４…半導体搭載用基板、１１，１５…
配設床、１２，１７…金属配線。
Claims (1)
- １ 半導体素子に形成されたパツドに接続される
所定パターンの金属配線を有する半導体搭載用基
板の所定領域に、先端面が円形のザグリ加工具の
該先端面を当接し、かつ、加工によつて形成され
る凹部が連なつた状態で長円形または略亜鈴形の
配設床を形成するように該ザグリ加工具を一方向
に移動させながら加工することを特徴とする半導
体搭載用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8169580A JPS577143A (en) | 1980-06-17 | 1980-06-17 | Substrate for carrying semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8169580A JPS577143A (en) | 1980-06-17 | 1980-06-17 | Substrate for carrying semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS577143A JPS577143A (en) | 1982-01-14 |
| JPS6237887B2 true JPS6237887B2 (ja) | 1987-08-14 |
Family
ID=13753499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8169580A Granted JPS577143A (en) | 1980-06-17 | 1980-06-17 | Substrate for carrying semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS577143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353473A (ja) * | 1989-07-20 | 1991-03-07 | Nobuyuki Odagiri | 電気製品名表示付電源プラグ |
| JPH0353472A (ja) * | 1989-07-20 | 1991-03-07 | Nobuyuki Odagiri | 電気製品名点字表示付電源プラグ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384681A (en) * | 1976-12-29 | 1978-07-26 | Mitsumi Electric Co Ltd | Method of producing leadless package |
-
1980
- 1980-06-17 JP JP8169580A patent/JPS577143A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353473A (ja) * | 1989-07-20 | 1991-03-07 | Nobuyuki Odagiri | 電気製品名表示付電源プラグ |
| JPH0353472A (ja) * | 1989-07-20 | 1991-03-07 | Nobuyuki Odagiri | 電気製品名点字表示付電源プラグ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS577143A (en) | 1982-01-14 |
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