JPH0342868A - Ｃ―ｍｏｓ薄膜トランジスタ装置とその製造方法 - Google Patents
Ｃ―ｍｏｓ薄膜トランジスタ装置とその製造方法Info
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- JPH0342868A JPH0342868A JP1178716A JP17871689A JPH0342868A JP H0342868 A JPH0342868 A JP H0342868A JP 1178716 A JP1178716 A JP 1178716A JP 17871689 A JP17871689 A JP 17871689A JP H0342868 A JPH0342868 A JP H0342868A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、Ｃ−ＭＯＳ薄膜トランジスタ装置とその製造
方法に関する。
方法に関する。
従来からの単結晶ウェハプロセスにおけるＣＭＯＳトラ
ンジスタの作成方法はおおむねつぎの順序で行われてい
た。
ンジスタの作成方法はおおむねつぎの順序で行われてい
た。
（１）ウェハｎ （１００）〜２Ω備を用いたｐウェル
の形成 （２）ＰＡＤ酸化膜、Ｓｉ、Ｎ、膜の成長（３）アクテ
ィブホトリソ （４）ｐ−チャネルホトリソ （５）ボロンイオン打込 （６）フィールド酸化 （７）ゲート酸化膜の成長 （８）ｖｔｈコントロールホトリソ （９）ボロンイオン打込 （１０）ポリシリコンの成長 （１１）リン拡散（ゲート拡散） （１２）ポリシリコンパターニング （１３） ｎ”拡散ホトリソ （１４）砒素イオン打込：ｌＸｌ０”ａａｍ−”（１５
〉 ドライブイン （１６） ｐ”拡散ホトリソ （１７）ボロンイオン打込：ｌＸ１０”■−２（１８）
ＰＳＧ膜の成長 （１９）アニール （１３）〜（１９）はソース・ドレイン領域の形成（２
０）コンタクトホトリソ （２１）ＡＱ配線形成 （２２）シンター （２３）パッシベーション膜の形成 この工程順から明らかなように、ゲート電極の低抵抗化
とソース・ドレイン領域の形成とは別々の工程で行われ
ていた。
の形成 （２）ＰＡＤ酸化膜、Ｓｉ、Ｎ、膜の成長（３）アクテ
ィブホトリソ （４）ｐ−チャネルホトリソ （５）ボロンイオン打込 （６）フィールド酸化 （７）ゲート酸化膜の成長 （８）ｖｔｈコントロールホトリソ （９）ボロンイオン打込 （１０）ポリシリコンの成長 （１１）リン拡散（ゲート拡散） （１２）ポリシリコンパターニング （１３） ｎ”拡散ホトリソ （１４）砒素イオン打込：ｌＸｌ０”ａａｍ−”（１５
〉 ドライブイン （１６） ｐ”拡散ホトリソ （１７）ボロンイオン打込：ｌＸ１０”■−２（１８）
ＰＳＧ膜の成長 （１９）アニール （１３）〜（１９）はソース・ドレイン領域の形成（２
０）コンタクトホトリソ （２１）ＡＱ配線形成 （２２）シンター （２３）パッシベーション膜の形成 この工程順から明らかなように、ゲート電極の低抵抗化
とソース・ドレイン領域の形成とは別々の工程で行われ
ていた。
本発明の第１の目的は、前記２つの工程を同一の工程で
行うことである。
行うことである。
第一の目的を達成するためにｎｃｈトランジスタはソー
ス・ドレイン部分にＰ型とｎ型の不純物が導入されるこ
とになり、その結果当然ｎ型不純物濃度をｐ型不純物濃
度より高くする必要があるがそれだけではソース・ドレ
イン部の抵抗が高いという問題が残る。
ス・ドレイン部分にＰ型とｎ型の不純物が導入されるこ
とになり、その結果当然ｎ型不純物濃度をｐ型不純物濃
度より高くする必要があるがそれだけではソース・ドレ
イン部の抵抗が高いという問題が残る。
そこで、本発明の第２の目的は、ｎｃｈのソース・ドレ
イン部の抵抗を充分下げることである。
イン部の抵抗を充分下げることである。
本発明の１つは、薄膜状の第１の半導体層を能動素子と
して、又第１の半導体層の上層に絶縁膜を介して形成さ
れた第２の半導体層をゲート電極として構成されたＣ−
ＭＯＳ薄膜トランジスタ装置においてｎｃｈトランジス
タのソース・ドレイン部分の上層部をｎ型不純物高濃度
領域とし、ｎｃｈトランジスタのソース・ドレイン部分
およびｐｃｈトランジスタのソース・ドレイン部分のそ
れぞれの下層部およびｎｃｈ。
して、又第１の半導体層の上層に絶縁膜を介して形成さ
れた第２の半導体層をゲート電極として構成されたＣ−
ＭＯＳ薄膜トランジスタ装置においてｎｃｈトランジス
タのソース・ドレイン部分の上層部をｎ型不純物高濃度
領域とし、ｎｃｈトランジスタのソース・ドレイン部分
およびｐｃｈトランジスタのソース・ドレイン部分のそ
れぞれの下層部およびｎｃｈ。
ｐｃｈのそれぞれのゲート電極をｐ型不純物高濃度領域
としたことを特徴とするＣ−ＭＯＳ薄膜トランジスタ装
置（１）に関するものである。
としたことを特徴とするＣ−ＭＯＳ薄膜トランジスタ装
置（１）に関するものである。
前記Ｃ−ＭＯＳ薄膜トランジスタ装！（Ｉ）を製造する
には、第１番目にｎｃｈトランジスタのソース・ドレイ
ン部分の上層部にのみにｎ型不純物の注入エネルギーを
制御してｎ型不純物を導入拡散させ、ついで第２番目に
ｐｃｈトランジスタのソース・ドレイン部分、ゲート電
極およびｎｃｈトランジスタのソース・ドレイン部分、
ゲート電極にｐ型不純物の注入エネルギーを制御してｐ
型不純物を導入拡散させればよい。
には、第１番目にｎｃｈトランジスタのソース・ドレイ
ン部分の上層部にのみにｎ型不純物の注入エネルギーを
制御してｎ型不純物を導入拡散させ、ついで第２番目に
ｐｃｈトランジスタのソース・ドレイン部分、ゲート電
極およびｎｃｈトランジスタのソース・ドレイン部分、
ゲート電極にｐ型不純物の注入エネルギーを制御してｐ
型不純物を導入拡散させればよい。
本発明の他の１つは、薄膜状の第１の半導体層を能動素
子として、又第１の半導体層の上層に絶縁膜を介して形
成された第２の半導体層をゲート電極として構成された
Ｃ−ＭＯＳ薄膜トランジスタ装置において、ｐｃｈトラ
ンジスタのソース・ドレイン部分の上層部をｐ型不純物
高濃度領域とし、ｐｃｈトランジスタのソース・ドレイ
ン部分およびｎｃｈトランジスタのソース・ドレイン部
分のそれぞれの下層部、およびｎｃｈ、ｐｃｈのそれぞ
れのゲート電極をｎ型不純物高濃度領域としたことを特
徴とするＣ−ＭＯＳ薄膜トランジスタ装置（ＩＩ）に関
するものである。
子として、又第１の半導体層の上層に絶縁膜を介して形
成された第２の半導体層をゲート電極として構成された
Ｃ−ＭＯＳ薄膜トランジスタ装置において、ｐｃｈトラ
ンジスタのソース・ドレイン部分の上層部をｐ型不純物
高濃度領域とし、ｐｃｈトランジスタのソース・ドレイ
ン部分およびｎｃｈトランジスタのソース・ドレイン部
分のそれぞれの下層部、およびｎｃｈ、ｐｃｈのそれぞ
れのゲート電極をｎ型不純物高濃度領域としたことを特
徴とするＣ−ＭＯＳ薄膜トランジスタ装置（ＩＩ）に関
するものである。
前記Ｃ−ＭＯＳ薄膜トランジスタ装置（ＩＩ）を製造す
るには、第１番目にｐＣｈトランジスタのソース・ドレ
イン部分の上層部にのみにｐ型不純物の注入エネルギー
を制御してｐ型不純物を導入拡散させ、ついで第２番目
にｎｃｈトランジスタのソース・ドレイン部分、ゲート
電極およびｐｃｈトランジスタのソース・ドレイン部分
、ゲート電極にｎ型不純物の注入エネルギーを制御して
ｎ型不純物を導入拡散させればよい。
るには、第１番目にｐＣｈトランジスタのソース・ドレ
イン部分の上層部にのみにｐ型不純物の注入エネルギー
を制御してｐ型不純物を導入拡散させ、ついで第２番目
にｎｃｈトランジスタのソース・ドレイン部分、ゲート
電極およびｐｃｈトランジスタのソース・ドレイン部分
、ゲート電極にｎ型不純物の注入エネルギーを制御して
ｎ型不純物を導入拡散させればよい。
本発明の製法の特色は、注入エネルギーを制御すること
により不純物の飛程を制御している点である。したがっ
て、不純物の種類の選択は自由であるが、不純物の種類
により注入エネルギーはそれぞれ異なってくる。
により不純物の飛程を制御している点である。したがっ
て、不純物の種類の選択は自由であるが、不純物の種類
により注入エネルギーはそれぞれ異なってくる。
図面（第１〜４図）を参照して本発明を説明する。
１は石英、ガラス等の絶縁基板であり、その上にポリシ
リコンよりなる活性層２が形成されており、この活性層
２の表面は熱酸化によりゲート酸化膜３が形成されてい
る。ｎ型不純物高濃度領域は、ｎｃｈトランジスタのソ
ース・ドレイン部分の上層部に形成（図中００００で表
示）されており、ｐ型不純物高濃度領域はｐＱｈトラン
ジスタのソース・ドレイン部分、ｎｃｈトランジスタの
ソース・ドレイン部分のそれぞれの下層部およびｎｃｈ
、ｐｃｈのそれぞれのゲート電極に形成（図中××××
で表示）されている。
リコンよりなる活性層２が形成されており、この活性層
２の表面は熱酸化によりゲート酸化膜３が形成されてい
る。ｎ型不純物高濃度領域は、ｎｃｈトランジスタのソ
ース・ドレイン部分の上層部に形成（図中００００で表
示）されており、ｐ型不純物高濃度領域はｐＱｈトラン
ジスタのソース・ドレイン部分、ｎｃｈトランジスタの
ソース・ドレイン部分のそれぞれの下層部およびｎｃｈ
、ｐｃｈのそれぞれのゲート電極に形成（図中××××
で表示）されている。
実施例１
第１図に示すとおり石英基板１の上にＰｏ１ｙ Ｓｉ
をＬＰ−ＣＶＤ法を用いて１２００人堆積し、フォトリ
ソエツチング技術でｐｃｈ、ｎｃｈトランジスタの活性
層２を形成する。ドライ０２雰囲気中で１０２０℃で熱
酸化を行いＰｏ１ｙＳｉの表面に８００人の熱酸化膜３
を成長させる。
をＬＰ−ＣＶＤ法を用いて１２００人堆積し、フォトリ
ソエツチング技術でｐｃｈ、ｎｃｈトランジスタの活性
層２を形成する。ドライ０２雰囲気中で１０２０℃で熱
酸化を行いＰｏ１ｙＳｉの表面に８００人の熱酸化膜３
を成長させる。
次にＰｏ１ｙ ５ｉｔｒＬＰ−ＣＶＤ法を用いて３０
００人堆積しフォトリソエツチング技術でゲート電極４
を形成する。この時フォトリソで形成されたレジストパ
ターン５はそのまま残しておく（第１図）。次に第２図
に示すようにフォトリソ技術でｐｃｈトランジスタの上
にレジスト６を形成しイオン注入法でリン（Ｐ”）７を
注入エネルギー８０ＫｅＶ、ドーズ量４ Ｘ １０”ａ
ｔｏａ＋ｓ／ｄの条件で注入する（第２図）。この工程
でｎｃｈトランジスタのソース・ドレイン領域が形成さ
れる。続いてレジストをＯ，プラズマアッシング法で全
面除去した後イオン注入法でボロン（Ｂ”）９を注入エ
ネルギー４０ＫａＶ、ドーズ量２ Ｘ １０”ａｔｏ闘
／ｄの条件で注入する（第３図）。
００人堆積しフォトリソエツチング技術でゲート電極４
を形成する。この時フォトリソで形成されたレジストパ
ターン５はそのまま残しておく（第１図）。次に第２図
に示すようにフォトリソ技術でｐｃｈトランジスタの上
にレジスト６を形成しイオン注入法でリン（Ｐ”）７を
注入エネルギー８０ＫｅＶ、ドーズ量４ Ｘ １０”ａ
ｔｏａ＋ｓ／ｄの条件で注入する（第２図）。この工程
でｎｃｈトランジスタのソース・ドレイン領域が形成さ
れる。続いてレジストをＯ，プラズマアッシング法で全
面除去した後イオン注入法でボロン（Ｂ”）９を注入エ
ネルギー４０ＫａＶ、ドーズ量２ Ｘ １０”ａｔｏ闘
／ｄの条件で注入する（第３図）。
この工程でｐｃｈトランジスタのソース・ドレイン領域
の形成とｐｃｈ、ｎｃｈトランジスタのゲート電極４の
不純物注入が同時に行なわれる。注入イオンの活性化は
Ｎ３雰囲気中で９００℃、３０分行う、ここでｎｃｈト
ランジスタの活性層２には８０ＫａＶで打込んだリン８
と４０にｅＶで打込んだボロン１０が混在しているが前
述エネルギーに於いてはリンの平均イオン飛程はボロン
のそれに比べ小さく活性層２の上層にリン８下層にボロ
ン１０がコントロールされて注入されている。
の形成とｐｃｈ、ｎｃｈトランジスタのゲート電極４の
不純物注入が同時に行なわれる。注入イオンの活性化は
Ｎ３雰囲気中で９００℃、３０分行う、ここでｎｃｈト
ランジスタの活性層２には８０ＫａＶで打込んだリン８
と４０にｅＶで打込んだボロン１０が混在しているが前
述エネルギーに於いてはリンの平均イオン飛程はボロン
のそれに比べ小さく活性層２の上層にリン８下層にボロ
ン１０がコントロールされて注入されている。
従って活性層２のソース・ドレイン部分のシート抵抗は
充分低く〜５００Ω八程度Ω八ツた。平均イオン飛程が
ほぼ等しいリン９０ＫｅＶボロン３０ＫａＶでは〜５に
Ωへ程度の非常に高いシート抵抗しか得られなかった。
充分低く〜５００Ω八程度Ω八ツた。平均イオン飛程が
ほぼ等しいリン９０ＫｅＶボロン３０ＫａＶでは〜５に
Ωへ程度の非常に高いシート抵抗しか得られなかった。
なおこの時のゲート電極４のシート抵抗は〜２００Ω八
であった。最後に層間１ｆ！１ｍ膜１１とり、てＬＰ−
ＣＶＤ法でＳｉＯ。
であった。最後に層間１ｆ！１ｍ膜１１とり、てＬＰ−
ＣＶＤ法でＳｉＯ。
を堆積し、コンタクトホールをフォトリソエツチング技
術で形成する。メタル電極にはスパッタリング法でＡＱ
を堆積しフォトリソエツチング技術でパターニングして
本発明のＣ−ＭＯＳトランジスタ装！ｉ（第４図）が完
成する。
術で形成する。メタル電極にはスパッタリング法でＡＱ
を堆積しフォトリソエツチング技術でパターニングして
本発明のＣ−ＭＯＳトランジスタ装！ｉ（第４図）が完
成する。
実施例２
実施例１ではゲート電極４にボロン１０を注入したがリ
ンを注入するプロセスも可能である。
ンを注入するプロセスも可能である。
即ち第１図までは全く同様であるが、第５図でボロン（
Ｂｏ）を注入エネルギー２５ＫｅＶ、ドーズ量５ Ｘ
１０”ａｔｏｍｓ／ｄの条件で注入する。次に第６図の
工程でリン（Ｐ９）を注入エネルギー１００ＫｅＶ、ド
ーズ量２ Ｘ １０”ａｔｏｍｓ／ａＪの条件で注入す
る。後の工程は実施例１と同様である。実施例１と異な
る点は前述のゲート電極の不純物がリンであることと、
異種の不純物が混在しているソース・ドレイン領域をも
ったトランジスタがｎｃｈではなくｐｃｈｈランジスタ
であることである（第７図参照）。
Ｂｏ）を注入エネルギー２５ＫｅＶ、ドーズ量５ Ｘ
１０”ａｔｏｍｓ／ｄの条件で注入する。次に第６図の
工程でリン（Ｐ９）を注入エネルギー１００ＫｅＶ、ド
ーズ量２ Ｘ １０”ａｔｏｍｓ／ａＪの条件で注入す
る。後の工程は実施例１と同様である。実施例１と異な
る点は前述のゲート電極の不純物がリンであることと、
異種の不純物が混在しているソース・ドレイン領域をも
ったトランジスタがｎｃｈではなくｐｃｈｈランジスタ
であることである（第７図参照）。
なお、ゲート電極のシート抵抗、ｐｃｈトランジスタの
ソース・ドレイン領域のシート抵抗は実施例１とほぼ同
等の値が得られた。
ソース・ドレイン領域のシート抵抗は実施例１とほぼ同
等の値が得られた。
本発明の構成とその製法により、従来、ゲート電極の低
抵抗化とソース・ドレイン領域の形成が別々に行われて
いたのを１つの工程で実施できるようになった。
抵抗化とソース・ドレイン領域の形成が別々に行われて
いたのを１つの工程で実施できるようになった。
また、本発明は、ｎｃｈトランジスタのソース・ドレイ
ン部分を上層部と下層部に分けてｎ型不純物とｐ型不純
物の高濃度領域を形成することにより、ｎｃｈトランジ
スタのソース・ドレイン領域を低抵抗とすることができ
た。
ン部分を上層部と下層部に分けてｎ型不純物とｐ型不純
物の高濃度領域を形成することにより、ｎｃｈトランジ
スタのソース・ドレイン領域を低抵抗とすることができ
た。
第１図〜第４図は、本発明のＣ−ＭＯＳ薄膜トランジス
タ装置の製造工程を示すためのものであり、第５図〜第
７図は、その変形例を示す。 なお、いずれも各工程における製品の断面図である。 １・・・基板 ２・・・活性層３・・・酸化膜
４・・・ゲート電極５・・・レジストパターン ６・・・レジスト ７・・・リンイオン８・・・リ
ンの高濃度領域 ９・・・ボロンイオン １０・・・ボロンの高濃度領域
１１・・・層間絶縁膜 １２・・・メタル電極第 図 ｎｃｎトフシンＡγ
タ装置の製造工程を示すためのものであり、第５図〜第
７図は、その変形例を示す。 なお、いずれも各工程における製品の断面図である。 １・・・基板 ２・・・活性層３・・・酸化膜
４・・・ゲート電極５・・・レジストパターン ６・・・レジスト ７・・・リンイオン８・・・リ
ンの高濃度領域 ９・・・ボロンイオン １０・・・ボロンの高濃度領域
１１・・・層間絶縁膜 １２・・・メタル電極第 図 ｎｃｎトフシンＡγ
Claims (1)
- 【特許請求の範囲】 １、薄膜状の第１の半導体層を能動素子として、又第１
の半導体層の上層に絶縁膜を介して形成された第２の半
導体層をゲート電極として構成されたＣ−ＭＯＳ薄膜ト
ランジスタ装置において、ｎｃｈトランジスタのソース
・ドレイン部分の上層部をｎ型不純物高濃度領域とし、
ｎｃｈトランジスタのソース・ドレイン部分およびｐｃ
ｈトランジスタのソース・ドレイン部分のそれぞれの下
層部、およびｎｃｈ、ｐｃｈのそれぞれのゲート電極を
ｐ型不純物高濃度領域としたことを特徴とするＣ−ＭＯ
Ｓ薄膜トランジスタ装置。 ２、第１番目にｎｃｈトランジスタのソース・ドレイン
部分の上層部にのみにｎ型不純物の注入エネルギーを制
御してｎ型不純物を導入拡散させ、ついで第２番目にｐ
ｃｈトランジスタのソース・ドレイン部分、ゲート電極
およびｎｃｈトランジスタのソース・ドレイン部分、ゲ
ート電極にｐ型不純物の注入エネルギーを制御してｐ型
不純物を導入拡散させることを特徴とする請求項１記載
のＣ−ＭＯＳ薄膜トランジスタ装置の製造方法。 ３、薄膜状の第１の半導体層を能動素子として、又第１
の半導体層の上層に絶縁膜を介して形成された第２の半
導体層をゲート電極として構成されたＣ−ＭＯＳ薄膜ト
ランジスタ装置において、ｐｃｈトランジスタのソース
・ドレイン部分の上層部をｐ型不純物高濃度領域とし、
ｐｃｈトランジスタのソース・ドレイン部分およびｎｃ
ｈトランジスタのソース・ドレイン部分のそれぞれの下
層部、およびｎｃｈ、ｐｃｈのそれぞれのゲート電極を
ｎ型不純物高濃度領域としたことを特徴とするＣ−ＭＯ
Ｓ薄膜トランジスタ装置。 ４、第１番目にｐｃｈトランジスタのソース・ドレイン
部分の上層部にのみにｐ型不純物の注入エネルギーを制
御してｐ型不純物を導入拡散させ、ついで第２番目にｎ
ｃｈトランジスタのソース・ドレイン部分、ゲート電極
およびｐｃｈトランジスタのソース・ドレイン部分、ゲ
ート電極にｎ型不純物の注入エネルギーを制御してｎ型
不純物を導入拡散させることを特徴とする請求項１記載
のＣ−ＭＯＳ薄膜トランジスタ装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178716A JP2850251B2 (ja) | 1989-07-11 | 1989-07-11 | Ｃ―ｍｏｓ薄膜トランジスタ装置とその製造方法 |
| US08/078,409 US5316960A (en) | 1989-07-11 | 1993-06-17 | C-MOS thin film transistor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178716A JP2850251B2 (ja) | 1989-07-11 | 1989-07-11 | Ｃ―ｍｏｓ薄膜トランジスタ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0342868A true JPH0342868A (ja) | 1991-02-25 |
| JP2850251B2 JP2850251B2 (ja) | 1999-01-27 |
Family
ID=16053317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178716A Expired - Lifetime JP2850251B2 (ja) | 1989-07-11 | 1989-07-11 | Ｃ―ｍｏｓ薄膜トランジスタ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850251B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5320975A (en) * | 1992-03-27 | 1994-06-14 | International Business Machines Corporation | Method of forming thin film pseudo-planar FET devices and structures resulting therefrom |
| JPH08242004A (ja) * | 1995-12-22 | 1996-09-17 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
| JPH08250747A (ja) * | 1991-05-16 | 1996-09-27 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
| US6017783A (en) * | 1991-05-16 | 2000-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device using an insulated gate electrode as a mask |
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US7097712B1 (en) | 1992-12-04 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Apparatus for processing a semiconductor |
-
1989
- 1989-07-11 JP JP1178716A patent/JP2850251B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250747A (ja) * | 1991-05-16 | 1996-09-27 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
| US6017783A (en) * | 1991-05-16 | 2000-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device using an insulated gate electrode as a mask |
| US6555843B1 (en) | 1991-05-16 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6569724B2 (en) | 1992-03-25 | 2003-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor and method for forming the same |
| US6887746B2 (en) | 1992-03-25 | 2005-05-03 | Semiconductor Energy Lab | Insulated gate field effect transistor and method for forming the same |
| US5320975A (en) * | 1992-03-27 | 1994-06-14 | International Business Machines Corporation | Method of forming thin film pseudo-planar FET devices and structures resulting therefrom |
| US7097712B1 (en) | 1992-12-04 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Apparatus for processing a semiconductor |
| JPH08242004A (ja) * | 1995-12-22 | 1996-09-17 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2850251B2 (ja) | 1999-01-27 |
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