JPH01171274A - 薄膜トランジスターの製造方法 - Google Patents
薄膜トランジスターの製造方法Info
- Publication number
- JPH01171274A JPH01171274A JP62329197A JP32919787A JPH01171274A JP H01171274 A JPH01171274 A JP H01171274A JP 62329197 A JP62329197 A JP 62329197A JP 32919787 A JP32919787 A JP 32919787A JP H01171274 A JPH01171274 A JP H01171274A
- Authority
- JP
- Japan
- Prior art keywords
- type
- gate electrode
- film
- source
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
投権立災
本発明は同一絶縁基板上にＮ、Ｐ両チャンネルトランジ
スターを有するＣＭＯＳ型薄膜トランジスターの改良製
造方法に関する。
スターを有するＣＭＯＳ型薄膜トランジスターの改良製
造方法に関する。
災米抜皿
従来、ＣＭＯＳ型薄膜トランジスターは一般に第１図に
示すようにガラス板のような同一絶縁基板１上のＮ、Ｐ
各チャンネルトランジスターとなる部分にｐｏｌｙ−３
ｉ、 ａ−５ｉ （アモルファスＳｉ）等のＳｉ半導体
活性層２を形成し［第１図■コ、その表面を熱酸化して
ＳｉＯ２のゲート酸化膜３を形成し［第１図■］、更に
全体にゲート電極用Ｓｉ半導体膜４を形成し［第１図■
］、この膜に塗布拡散法又は気相拡散法でＮ型不純物を
拡散して低抵抗化し［第１図■コ、この低抵抗膜４をパ
ターンニングしてゲート電極４′を形成し［第１図■］
、引続きレジスト５を残したままイオン注入法（矢印６
はイオン注入）によりゲート酸化膜３を通して活性層２
中にＰ型不純物をドープすることによりＰチャンネルト
ランジスターガソース・ドレイン領域７を形成し［第１
図■］、レジスト除去後、一方のトランジスター全体を
レジストでマスクした状態でイオン注入法（矢印６′は
イオン注入）により他方のトランジスターにＮ型不純物
をドープすることによりＮ型不純物をドープすることに
よりＮチャンネルトランジスターのゲート電極４＃及び
ソース・ドレイン領域７′を形成し［第１図■］、つい
で全体を酸化雰囲気中で処理して活性化し［第１図■コ
、最後に常法によりＳｉＯ□層間絶縁膜、コンタクトホ
ール及びＡΩのような金属電極を形成することにより製
造されている。
示すようにガラス板のような同一絶縁基板１上のＮ、Ｐ
各チャンネルトランジスターとなる部分にｐｏｌｙ−３
ｉ、 ａ−５ｉ （アモルファスＳｉ）等のＳｉ半導体
活性層２を形成し［第１図■コ、その表面を熱酸化して
ＳｉＯ２のゲート酸化膜３を形成し［第１図■］、更に
全体にゲート電極用Ｓｉ半導体膜４を形成し［第１図■
］、この膜に塗布拡散法又は気相拡散法でＮ型不純物を
拡散して低抵抗化し［第１図■コ、この低抵抗膜４をパ
ターンニングしてゲート電極４′を形成し［第１図■］
、引続きレジスト５を残したままイオン注入法（矢印６
はイオン注入）によりゲート酸化膜３を通して活性層２
中にＰ型不純物をドープすることによりＰチャンネルト
ランジスターガソース・ドレイン領域７を形成し［第１
図■］、レジスト除去後、一方のトランジスター全体を
レジストでマスクした状態でイオン注入法（矢印６′は
イオン注入）により他方のトランジスターにＮ型不純物
をドープすることによりＮ型不純物をドープすることに
よりＮチャンネルトランジスターのゲート電極４＃及び
ソース・ドレイン領域７′を形成し［第１図■］、つい
で全体を酸化雰囲気中で処理して活性化し［第１図■コ
、最後に常法によりＳｉＯ□層間絶縁膜、コンタクトホ
ール及びＡΩのような金属電極を形成することにより製
造されている。
豆−一昨
本発明の目的はＮ型ゲート電極形成時のＳｉ半導体膜の
低抵抗化及びＰチャンネルトランジスターのソース・ド
レイン領域の形成を連続イオン注入により行なうことに
より、工程を簡略化したＣＭＯＳ型薄膜トランジスター
の製造方法を提供することである。
低抵抗化及びＰチャンネルトランジスターのソース・ド
レイン領域の形成を連続イオン注入により行なうことに
より、工程を簡略化したＣＭＯＳ型薄膜トランジスター
の製造方法を提供することである。
遭−一」叉
本発明方法は同一絶縁基板上にＮ、Ｐ両チャンネルトラ
ンジスターのＳｉ半導体活性層、−ＳｉＯ□ゲート酸化
膜及びゲート電極用Ｓｉ半導体膜を順次形成した後、Ｎ
型ゲート電極及びＰチャンネルトランジスターソース・
ドレイン領域を順次形成する工程を含むＣＭＯＳ型薄膜
トランジスターの製造方法において、Ｎ型ゲート電極の
形成及びＰチャンネルソース・ドレイン領域の形成を、
前者の場合はゲート電極にＰ型不純物よりもＮ型不純物
が多く入るように、ゲート電極用半導体膜に直接、また
後者の場合は活性層のソース・ドレイン領域となる部分
にゲート酸化膜を介して間接的に、２種の異なる不純物
の連続イオン注入によって行なうことを特徴とするもの
である。
ンジスターのＳｉ半導体活性層、−ＳｉＯ□ゲート酸化
膜及びゲート電極用Ｓｉ半導体膜を順次形成した後、Ｎ
型ゲート電極及びＰチャンネルトランジスターソース・
ドレイン領域を順次形成する工程を含むＣＭＯＳ型薄膜
トランジスターの製造方法において、Ｎ型ゲート電極の
形成及びＰチャンネルソース・ドレイン領域の形成を、
前者の場合はゲート電極にＰ型不純物よりもＮ型不純物
が多く入るように、ゲート電極用半導体膜に直接、また
後者の場合は活性層のソース・ドレイン領域となる部分
にゲート酸化膜を介して間接的に、２種の異なる不純物
の連続イオン注入によって行なうことを特徴とするもの
である。
このように本発明方法はＮ型ゲート電極形成時のＳｉ半
導体層のＮ型不純物による低抵抗化（以下Ｎ型低抵抗化
という）とＰチャンネルトランジスターにおけるＰ型不
純物によるソース・ドレイン領域の形成とをイオン注入
法により連続的に行なうことにより工程を簡略化したも
のである。
導体層のＮ型不純物による低抵抗化（以下Ｎ型低抵抗化
という）とＰチャンネルトランジスターにおけるＰ型不
純物によるソース・ドレイン領域の形成とをイオン注入
法により連続的に行なうことにより工程を簡略化したも
のである。
本発明方法を第２図の工程図に従って具体的に説明する
°と、まずガラス板等の同一絶縁基板１上のＮ、Ｐ各チ
ャンネルトランジスターとなる部分にｐｏｌｙ−３ｉ等
のＳＬ半導体を減圧ＣＶＤ法（例えばＳｉＨ４流量４０
ｓｃｃＭ、真空度０．５ｔｏｒｒ、及び温度６３０℃の
条件）等で例えば厚さ２０００人程度に堆積させてＳｉ
半導体活性膜を形成した後、フォトリソグラフィー・エ
ツチング法によりパターンニングしてＳｉ半導体活性層
２を形成する［第２図■コ。引続き熱酸化により活性層
２の表面に厚さ１５００人程度のＳｉＯ□からなるゲー
ト酸化膜３を形成する［第２図■コ。更に全面に、ゲー
ト電極となるｐｏｌｙ−５ｉ等のＳＬ半導体を活性層の
場合と同様、ＣＶＤ法等で厚さ４０００人程度に堆積せ
しめてＳｉ半導体膜４を形成する［第２図■］。従来は
この時点で塗布拡散法又は気相拡散法によってＳｉ半導
体膜４のＮ型低抵抗化を行なっていたのであるが、本発
明ではフォトリソグラフィー・エツチング法によりその
ままパターンニングを行なう、このパターニングはＳｉ
半導体膜４だけとし、ゲート酸化膜３はそのまま残す。
°と、まずガラス板等の同一絶縁基板１上のＮ、Ｐ各チ
ャンネルトランジスターとなる部分にｐｏｌｙ−３ｉ等
のＳＬ半導体を減圧ＣＶＤ法（例えばＳｉＨ４流量４０
ｓｃｃＭ、真空度０．５ｔｏｒｒ、及び温度６３０℃の
条件）等で例えば厚さ２０００人程度に堆積させてＳｉ
半導体活性膜を形成した後、フォトリソグラフィー・エ
ツチング法によりパターンニングしてＳｉ半導体活性層
２を形成する［第２図■コ。引続き熱酸化により活性層
２の表面に厚さ１５００人程度のＳｉＯ□からなるゲー
ト酸化膜３を形成する［第２図■コ。更に全面に、ゲー
ト電極となるｐｏｌｙ−５ｉ等のＳＬ半導体を活性層の
場合と同様、ＣＶＤ法等で厚さ４０００人程度に堆積せ
しめてＳｉ半導体膜４を形成する［第２図■］。従来は
この時点で塗布拡散法又は気相拡散法によってＳｉ半導
体膜４のＮ型低抵抗化を行なっていたのであるが、本発
明ではフォトリソグラフィー・エツチング法によりその
ままパターンニングを行なう、このパターニングはＳｉ
半導体膜４だけとし、ゲート酸化膜３はそのまま残す。
レジスト除去後［第２図（４）］ 、本発明の特徴であ
る連続イオン注入を行なう。まずＰ型不純物として例え
ばＢ１を例えばエネルギー６０にｅＶ及びドース量３
ＸＩＯ”／ａｉの条件で注入し、引続きＮ型不純物とし
て例えばＡｓ”を例えばエネルギー５０ＫｅＶ及びドー
ス量５ Ｘ １０”／ａＪの条件で注入する。この連続
注入により活性層２のソース・ドレイン領域となる部分
にはＢｏが選択的に注入される結果（Ａｓ”はソース・
ドレイン領域上のＳｉＯ２膜でブロッキングされる。）
活性層２にはソース・ドレイン領域７が形成され一方、
Ｓｉ半導体Ｍ４にはＢｏ及びＡｓ２の両者が注入される
が、これら不純物のドーズ量は前述のようにＡｓ”）Ｂ
”としたので、Ｓｉ半導体膜４内では先に注入されたＢ
＋が後から注入されたＡｓ’によってコンペンゼートさ
れてＮ型低抵抗化する結果、Ｎ型ゲート電極４′が形成
される（６．６’はＢ″″及びＡｓ”連続イオン注入）
［第２図■コ、なおこのイオン注入工程ではＰ型不純物
としてはＢ“が、またＮ型不純物としてはＡｓ”の他、
ｓｂ”、ｐ”が使用でき゛る。ゲート酸化膜の厚さはソ
ース・ドレイン領域となる部分で２００〜 ４０００人の範囲が好ましい。不純物の注入順序は勿論
、前記とは逆でも構わない。また不純物ドーズ量はＮ型
不純物〉Ｐ型不純物の条件を満足すればいかなる値でも
よいが、通常はＮ型不純物ドーズ量ｌＸｌ０”〜Ｉ Ｘ
ＩＯ”／ａｔ（、Ｐ型不純物ドーズｔ５ Ｘｌ０１４〜
５ Ｘｌ０ｉｓ／ｄ（７）ｉＨ”Ｃ”する。
る連続イオン注入を行なう。まずＰ型不純物として例え
ばＢ１を例えばエネルギー６０にｅＶ及びドース量３
ＸＩＯ”／ａｉの条件で注入し、引続きＮ型不純物とし
て例えばＡｓ”を例えばエネルギー５０ＫｅＶ及びドー
ス量５ Ｘ １０”／ａＪの条件で注入する。この連続
注入により活性層２のソース・ドレイン領域となる部分
にはＢｏが選択的に注入される結果（Ａｓ”はソース・
ドレイン領域上のＳｉＯ２膜でブロッキングされる。）
活性層２にはソース・ドレイン領域７が形成され一方、
Ｓｉ半導体Ｍ４にはＢｏ及びＡｓ２の両者が注入される
が、これら不純物のドーズ量は前述のようにＡｓ”）Ｂ
”としたので、Ｓｉ半導体膜４内では先に注入されたＢ
＋が後から注入されたＡｓ’によってコンペンゼートさ
れてＮ型低抵抗化する結果、Ｎ型ゲート電極４′が形成
される（６．６’はＢ″″及びＡｓ”連続イオン注入）
［第２図■コ、なおこのイオン注入工程ではＰ型不純物
としてはＢ“が、またＮ型不純物としてはＡｓ”の他、
ｓｂ”、ｐ”が使用でき゛る。ゲート酸化膜の厚さはソ
ース・ドレイン領域となる部分で２００〜 ４０００人の範囲が好ましい。不純物の注入順序は勿論
、前記とは逆でも構わない。また不純物ドーズ量はＮ型
不純物〉Ｐ型不純物の条件を満足すればいかなる値でも
よいが、通常はＮ型不純物ドーズ量ｌＸｌ０”〜Ｉ Ｘ
ＩＯ”／ａｔ（、Ｐ型不純物ドーズｔ５ Ｘｌ０１４〜
５ Ｘｌ０ｉｓ／ｄ（７）ｉＨ”Ｃ”する。
その後、フォトリソグラフィー・エツチング法によりＰ
チャンネルトランジスター領域だけレジスト５′でマス
クし、Ｎチャンネルトランジスター領域に再びＮ型不純
物として例えばピを例えばエネルギー１５０ＫｅＶ及び
ドース量５Ｘ１０１ｓ／ｄの条件で注入する。このイオ
ン注入によりＮチャンネルトランジスターのソース・ド
レイン領域７′となる部分にはＢ３及びＰｏの両者が注
入されることになるが、前記と同一条件（ドーズ量がＮ
型不純物〉Ｐ型不純物）で注入を行なえばＢ９がＰｏに
コンペンセートされてＮ型となる。
チャンネルトランジスター領域だけレジスト５′でマス
クし、Ｎチャンネルトランジスター領域に再びＮ型不純
物として例えばピを例えばエネルギー１５０ＫｅＶ及び
ドース量５Ｘ１０１ｓ／ｄの条件で注入する。このイオ
ン注入によりＮチャンネルトランジスターのソース・ド
レイン領域７′となる部分にはＢ３及びＰｏの両者が注
入されることになるが、前記と同一条件（ドーズ量がＮ
型不純物〉Ｐ型不純物）で注入を行なえばＢ９がＰｏに
コンペンセートされてＮ型となる。
またＮチャンネルトランジスターのゲート電極４“には
Ｐｏが入るが、既にこの部分はＮ型低抵抗化されている
ので、更に低抵抗となる（６“はＰ９イオン注入）［第
２図■コ。
Ｐｏが入るが、既にこの部分はＮ型低抵抗化されている
ので、更に低抵抗となる（６“はＰ９イオン注入）［第
２図■コ。
以下、従来と同様、酸化雰囲気（熱酸化）中で活性化し
た後［第２図■］、常法に従ってＳｉｎ。
た後［第２図■］、常法に従ってＳｉｎ。
層間絶縁膜、コンタクトホール及び金属（通常ＡＱ）電
極の形成を行なって本発明プロセスが完了する。
極の形成を行なって本発明プロセスが完了する。
羞−一来
本発明のＣＭＯ８型Ｏ８トランジスターの製造方法は以
上の如くＮ型ゲート電極形成時の８１半導体膜のＮ型低
抵抗化とＰチャンネルトランジスターにおけるＰ型不純
物によるソース・ドレイン領域の形成とをイオン注入法
により連続的に行なうので、従来よりも工程を簡略化す
ることができる。
上の如くＮ型ゲート電極形成時の８１半導体膜のＮ型低
抵抗化とＰチャンネルトランジスターにおけるＰ型不純
物によるソース・ドレイン領域の形成とをイオン注入法
により連続的に行なうので、従来よりも工程を簡略化す
ることができる。
第１図及び第２図は夫々従来及び本発明ＣＭｏ５型薄膜
トランジスターの一例の製造工程図である。 １・・・絶縁基板 ２・・・Ｓｉ半導体活性層３・・
・ゲート酸化膜 ４・・・Ｓｉ半導体膜４．４＃・・
・ゲート電極 ５，５′・・・レジス トロ、６’、
６“・・・イオン注入 ７．７′・・・ソース・ドレイン領域 第１図
トランジスターの一例の製造工程図である。 １・・・絶縁基板 ２・・・Ｓｉ半導体活性層３・・
・ゲート酸化膜 ４・・・Ｓｉ半導体膜４．４＃・・
・ゲート電極 ５，５′・・・レジス トロ、６’、
６“・・・イオン注入 ７．７′・・・ソース・ドレイン領域 第１図
Claims (1)
- １、同一絶縁基板上にＮ、Ｐ両チャンネルトランジスタ
ーのＳｉ半導体活性層、ＳｉＯ＿２ゲート酸化膜及びゲ
ート電極用Ｓｉ半導体膜を順次形成した後、Ｎ型ゲート
電極及びＰチャンネルトランジスターのソース・ドレイ
ン領域を順次形成する工程を含むＣＭＯＳ型薄膜トラン
ジスターの製造方法において、Ｎ型ゲート電極の形成及
びＰチャンネルソース・ドレイン領域の形成を、前者の
場合はゲート電極にＰ型不純物よりもＮ型不純物が多く
入るように、ゲート電極用半導体膜に直接、また後者の
場合は活性層のソース・ドレイン領域となる部分にゲー
ト酸化膜を介して間接的に、２種の異なる不純物の連続
イオン注入によって行なうことを特徴とする薄膜トラン
ジスターの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62329197A JPH01171274A (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスターの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62329197A JPH01171274A (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスターの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01171274A true JPH01171274A (ja) | 1989-07-06 |
Family
ID=18218737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62329197A Pending JPH01171274A (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスターの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01171274A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316960A (en) * | 1989-07-11 | 1994-05-31 | Ricoh Company, Ltd. | C-MOS thin film transistor device manufacturing method |
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6872605B2 (en) | 1992-12-04 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1987
- 1987-12-25 JP JP62329197A patent/JPH01171274A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316960A (en) * | 1989-07-11 | 1994-05-31 | Ricoh Company, Ltd. | C-MOS thin film transistor device manufacturing method |
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6569724B2 (en) | 1992-03-25 | 2003-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor and method for forming the same |
| US6887746B2 (en) | 1992-03-25 | 2005-05-03 | Semiconductor Energy Lab | Insulated gate field effect transistor and method for forming the same |
| US6872605B2 (en) | 1992-12-04 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3940560B2 (ja) | 半導体装置の製造方法 | |
| JP3007437B2 (ja) | Ｃｍｏｓデバイスの製造方法 | |
| JPH01268064A (ja) | 多結晶シリコン薄膜の形成方法 | |
| JP2002198526A (ja) | 半導体装置の製造方法 | |
| JPH0348459A (ja) | 半導体装置及びその製造方法 | |
| JPH01171274A (ja) | 薄膜トランジスターの製造方法 | |
| JPH09190983A (ja) | 半導体装置の製造方法 | |
| JPH0582777A (ja) | Ｍｏｓ型電界効果トランジスタ及びその製造方法 | |
| JPH03265143A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0342868A (ja) | Ｃ―ｍｏｓ薄膜トランジスタ装置とその製造方法 | |
| JP3127866B2 (ja) | 半導体素子の製造方法 | |
| JPH01310574A (ja) | 薄膜トランジスターの製造方法 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| KR0167667B1 (ko) | 반도체 제조방법 | |
| JPH06224416A (ja) | Ｍｏｓ電界効果型トランジスタ及びその製造方法、並びにそのｍｏｓ電界効果型トランジスタを用いた半導体装置 | |
| JPH04303944A (ja) | 半導体装置の製造方法 | |
| JPS6123363A (ja) | 半導体装置およびその製造方法 | |
| JPH08306802A (ja) | 半導体装置の製造方法 | |
| JPH08130305A (ja) | 半導体装置の製造方法 | |
| JPH06204456A (ja) | 半導体装置 | |
| JPH0423462A (ja) | 半導体装置の製造方法 | |
| JPH043939A (ja) | 半導体装置の製造方法 | |
| JPH01171276A (ja) | 薄膜トランジスターの製造方法 | |
| JPS63244884A (ja) | 半導体装置およびその製造方法 | |
| JPH02277246A (ja) | 薄膜トランジスタの製造方法 |