JPH0342875A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0342875A JPH0342875A JP1178508A JP17850889A JPH0342875A JP H0342875 A JPH0342875 A JP H0342875A JP 1178508 A JP1178508 A JP 1178508A JP 17850889 A JP17850889 A JP 17850889A JP H0342875 A JPH0342875 A JP H0342875A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体に関し、特に電気的に書換え可能な半
導体不揮発性メモリーの構造に関する。
導体不揮発性メモリーの構造に関する。
従来のトンネル領域とコントロールゲートとともに、半
導体基板上の不純物拡散層によって構成される半導体不
揮発性メモリーでは、コントロールゲート上の絶縁膜は
、周辺回路を構成するトランジスタのゲート絶縁膜を形
成する工程において同時に形成されていた。
導体基板上の不純物拡散層によって構成される半導体不
揮発性メモリーでは、コントロールゲート上の絶縁膜は
、周辺回路を構成するトランジスタのゲート絶縁膜を形
成する工程において同時に形成されていた。
しかし、このようにコントロールゲート上の絶縁膜を周
辺回路のトランジスタのゲート絶縁膜を形成する工程と
同時に行なった場合、コントロールゲート上の絶縁膜の
膜厚は、周辺回路のトランジスタのゲート絶縁膜の膜厚
以上となる。このため、コントロールゲートとフローテ
ィングゲートによって構成されるキャパシタは、絶縁膜
の膜厚に反比例して小さい値となる。
辺回路のトランジスタのゲート絶縁膜を形成する工程と
同時に行なった場合、コントロールゲート上の絶縁膜の
膜厚は、周辺回路のトランジスタのゲート絶縁膜の膜厚
以上となる。このため、コントロールゲートとフローテ
ィングゲートによって構成されるキャパシタは、絶縁膜
の膜厚に反比例して小さい値となる。
このコントロールゲートとフローティングゲートによっ
て構成されるキャパシタは、公知資料１［ＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ５ＱＬＩＤ ５ＴＡＴＥ ＣＵＲＣ
ＵＩＴＳ、ＶＯＬ、５Ｃ−１７，Ｎｏ、５０ＣＴＯ口Ｅ
Ｒ１９８２，ＰＰ８３３〜ＰＰ８４０に示されるように
メモリーセルにおいてデータの書込みおよび消去効率に
大きく影響する。
て構成されるキャパシタは、公知資料１［ＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ５ＱＬＩＤ ５ＴＡＴＥ ＣＵＲＣ
ＵＩＴＳ、ＶＯＬ、５Ｃ−１７，Ｎｏ、５０ＣＴＯ口Ｅ
Ｒ１９８２，ＰＰ８３３〜ＰＰ８４０に示されるように
メモリーセルにおいてデータの書込みおよび消去効率に
大きく影響する。
そして、前記キャパシタの値が小さい程、書込みおよび
消去効率は低くなるという課題がある。
消去効率は低くなるという課題がある。
そこで、本発明は、このような課題を解決するもので、
その目的とするところは、不純物拡散層で形成されたコ
ントロールゲートとフローティングゲートによって構成
されるキャパシタの容量値を大きくし、メモリーセルの
データの書込みおよび消去効率を向上させた半導体不揮
発性メモリーを提供するところにある。
その目的とするところは、不純物拡散層で形成されたコ
ントロールゲートとフローティングゲートによって構成
されるキャパシタの容量値を大きくし、メモリーセルの
データの書込みおよび消去効率を向上させた半導体不揮
発性メモリーを提供するところにある。
本発明の半導体装置は、半導体基板上にゲート絶縁膜を
介して形成されたフローティングゲート下の一部に設け
られたＦｏｗｌｅｒ−Ｎｏｒｄｈｅ ｉｍ）ンネル現象
に依る電荷注入および放出を行なうためのトンネル領域
と前記ブローティングゲート下に、不純物拡散層によっ
て形成されたコントロールゲートを具備する半導体不揮
発性メモリーにおいて、前記コントロールゲートとフロ
ーティングゲート間の絶縁膜の膜厚を周辺回路を構成す
るトランジスタのゲート絶縁膜の膜厚より、薄くしたこ
とを特徴とする。
介して形成されたフローティングゲート下の一部に設け
られたＦｏｗｌｅｒ−Ｎｏｒｄｈｅ ｉｍ）ンネル現象
に依る電荷注入および放出を行なうためのトンネル領域
と前記ブローティングゲート下に、不純物拡散層によっ
て形成されたコントロールゲートを具備する半導体不揮
発性メモリーにおいて、前記コントロールゲートとフロ
ーティングゲート間の絶縁膜の膜厚を周辺回路を構成す
るトランジスタのゲート絶縁膜の膜厚より、薄くしたこ
とを特徴とする。
本発明の上記の構成によれば、コントロールゲートとブ
ローティングゲートによって構成されるキャパシタの容
量値は、大きくなり、メモリーセルのデータの書込みお
よび消去効率は向上する。
ローティングゲートによって構成されるキャパシタの容
量値は、大きくなり、メモリーセルのデータの書込みお
よび消去効率は向上する。
第１図は、本発明の実施例における平面図と断面図であ
り、以下に詳細に説明する。
り、以下に詳細に説明する。
まず、製造方法を主要工程に従って順次説明する。
Ｐ型シリコン基板１０６に、シリコン窒化膜を１６００
Ａ程度堆積した後、写真食刻により素子形成領域にのみ
シリコン窒化膜を残し、更にレジストを塗布し、写真食
刻してＰ型ストッパ形成部分のレジストの開口を行なっ
た後、エネルギー４ＯＫｅＶ、 ドーズ量ｌＸｌ０”Ｃ
ｍ−’の条件でＢ（ボロン）のイオン注入を行ない、つ
いでレジストを除去してから熱処理をしてＰチャネルス
トッパ領域１１２を形成する。
Ａ程度堆積した後、写真食刻により素子形成領域にのみ
シリコン窒化膜を残し、更にレジストを塗布し、写真食
刻してＰ型ストッパ形成部分のレジストの開口を行なっ
た後、エネルギー４ＯＫｅＶ、 ドーズ量ｌＸｌ０”Ｃ
ｍ−’の条件でＢ（ボロン）のイオン注入を行ない、つ
いでレジストを除去してから熱処理をしてＰチャネルス
トッパ領域１１２を形成する。
それから、シリコン窒化膜をマスクとして、９５０℃の
ウェット酸化により選択的にフィールド酸化を行ない厚
さ約１μｍのＬＯＣＯ３酸化膜１０９を形成する。次い
で、シリコン窒化膜を除去し、活性領域に、シリコン酸
化膜を１１００℃のドライ酸化により約４５０Ａ程度形
成する。次に、写真食刻により、トランジスタのしきい
値電圧を調整するために、Ｂ（ボロン）のイオン注入を
行なう。それから、写真食刻により、コントロールゲー
ト領域を開口し、シリコン酸化膜を沸酸により除去した
後、１１００℃のドライ酸化により約３００Ａのシリコ
ン酸化膜を形成する。
ウェット酸化により選択的にフィールド酸化を行ない厚
さ約１μｍのＬＯＣＯ３酸化膜１０９を形成する。次い
で、シリコン窒化膜を除去し、活性領域に、シリコン酸
化膜を１１００℃のドライ酸化により約４５０Ａ程度形
成する。次に、写真食刻により、トランジスタのしきい
値電圧を調整するために、Ｂ（ボロン）のイオン注入を
行なう。それから、写真食刻により、コントロールゲー
ト領域を開口し、シリコン酸化膜を沸酸により除去した
後、１１００℃のドライ酸化により約３００Ａのシリコ
ン酸化膜を形成する。
次いで、写真食刻によりトンネル領域１０４を開口しシ
リコン酸化膜を沸酸により除去した後、９００℃のドラ
イ酸化により、トンネル領域１０４（と１００人程度の
シリコン酸化膜１０７を形成する。
リコン酸化膜を沸酸により除去した後、９００℃のドラ
イ酸化により、トンネル領域１０４（と１００人程度の
シリコン酸化膜１０７を形成する。
そして、全面に約４００ＯＡの厚さの多結晶性シリコン
層を形成し、Ｎ型になるようにＰ（リン）又は、Ａｓ（
ヒ素）を拡散した後、写真食刻によりゲート電極１０２
ｂおよび、フローティングゲート１０２ａを形成する。
層を形成し、Ｎ型になるようにＰ（リン）又は、Ａｓ（
ヒ素）を拡散した後、写真食刻によりゲート電極１０２
ｂおよび、フローティングゲート１０２ａを形成する。
更に、レジストおよびゲート電極をマスクとして、Ｎチ
ャネル形成領域にエネルギー８０ Ｋ ｅ Ｖ、 ド
ーズ量５Ｘ１０１２ｃｍ−”の条件でＰ（リン）のイオ
ン打込みを行ない、Ｎ型低濃度拡散層１０５をオフセッ
ト領域に形成する。
ャネル形成領域にエネルギー８０ Ｋ ｅ Ｖ、 ド
ーズ量５Ｘ１０１２ｃｍ−”の条件でＰ（リン）のイオ
ン打込みを行ない、Ｎ型低濃度拡散層１０５をオフセッ
ト領域に形成する。
次に、写真食刻により、ゲート電極を掩うレジストを塗
布した後、このレジストをマスクとして、エネルギー８
０ＫｅＶ、 ドーズ量４Ｘ１０Ｉ５ｃｍ−２の条件で
イオン打込みを行ない、ソース／ドレイン領域のＮ型高
濃度拡散層１０８を形成する。
布した後、このレジストをマスクとして、エネルギー８
０ＫｅＶ、 ドーズ量４Ｘ１０Ｉ５ｃｍ−２の条件で
イオン打込みを行ない、ソース／ドレイン領域のＮ型高
濃度拡散層１０８を形成する。
次に、全面に層間絶縁膜１１４としてＰＳＧ膜を堆積す
る。
る。
以後の工程は、通常の方法に従って写真食刻によりソー
ス／ドレイン引出し用のコンタクトホールを形成したの
ち、電極配線用のアルミニウムをスパッタリングする。
ス／ドレイン引出し用のコンタクトホールを形成したの
ち、電極配線用のアルミニウムをスパッタリングする。
それから、写真食刻法によるアルミ配線のバターニング
を行なう。
を行なう。
最後に、シリコン酸化膜のパッシベーション１１１を堆
積し、第１図（ｂ）のメモリーセルを得る。
積し、第１図（ｂ）のメモリーセルを得る。
このように、構成されたメモリーセルの等価回路を第１
図（ｃ）に示す。
図（ｃ）に示す。
さて、ここで、コントロールゲートとフローティングゲ
ートによって構成されるキャパシタがメモリーの特性上
、どのように影響するかを述べる。
ートによって構成されるキャパシタがメモリーの特性上
、どのように影響するかを述べる。
まず、メモリーセルにデータを記憶させる場合、選択用
トランジスタのゲート２０２にしきい値電圧以上の電圧
を与え、選択用トランジスタのドレイン２０１とコント
ロールゲート２０３との間に２０Ｖ程度の電圧を印加す
る。
トランジスタのゲート２０２にしきい値電圧以上の電圧
を与え、選択用トランジスタのドレイン２０１とコント
ロールゲート２０３との間に２０Ｖ程度の電圧を印加す
る。
ここで、ブローティングゲートに電子を注入しメモリー
トランジスタのしきい値電圧を高くする場合について考
える。選択用トランジスタのドレイン２０１にｖ２、コ
ントロールゲート２０３にＶｌの電圧を印加すると、フ
ローティングゲートの電圧ｖ４は、フローティングゲー
トとコントロールゲートによって構成されるキャパシタ
Ｃ１と、フローティングゲートとトンネル領域の拡散層
によって構成されるキャパシタＣ２とその他フローティ
ングゲートに寄生するキャパシタＣ５によって決定され
る。この等価回路を第１図（ｄ）に示す。
トランジスタのしきい値電圧を高くする場合について考
える。選択用トランジスタのドレイン２０１にｖ２、コ
ントロールゲート２０３にＶｌの電圧を印加すると、フ
ローティングゲートの電圧ｖ４は、フローティングゲー
トとコントロールゲートによって構成されるキャパシタ
Ｃ１と、フローティングゲートとトンネル領域の拡散層
によって構成されるキャパシタＣ２とその他フローティ
ングゲートに寄生するキャパシタＣ５によって決定され
る。この等価回路を第１図（ｄ）に示す。
つまり、フローティングゲートの電圧ｖ４の値は、次式
で示される。
で示される。
ここでＶ２、ｖ３を零とすると、
に
の式からフローティングゲートの電圧ｖ４の値は、Ｃ１
の容量値が大きい程、大きくなる。
の容量値が大きい程、大きくなる。
従って、コントロールゲートとフローティングゲートに
よって構成されるキャパシタＣ１は、その容量値が大き
い程、Ｖ４の値は大きくなり、データの書込み効率がよ
くなる。
よって構成されるキャパシタＣ１は、その容量値が大き
い程、Ｖ４の値は大きくなり、データの書込み効率がよ
くなる。
本発明のコントロールゲート上の絶縁膜は、従来の絶縁
膜の膜厚より薄く形成できる。そのため、キャパシタＣ
８の容量値は、大きくできる。
膜の膜厚より薄く形成できる。そのため、キャパシタＣ
８の容量値は、大きくできる。
よって、データの書込みの電圧が同じ場合、フローティ
ングゲートとトンネル領域に印加される電圧が高いため
、書込みおよび消去の効率は良くなる。また、従来と同
じ効率とするためには、キャパシタＣ２の面積つまり、
コントロールゲートとフローティングゲートの面積を小
さくすることが可能である。
ングゲートとトンネル領域に印加される電圧が高いため
、書込みおよび消去の効率は良くなる。また、従来と同
じ効率とするためには、キャパシタＣ２の面積つまり、
コントロールゲートとフローティングゲートの面積を小
さくすることが可能である。
〔発明の効果〕
以上、述べたように本発明によれば、従来のデータ書換
え効率を下げることなく、メモリーセルの面積を小さく
できるため、高集積化が可能である。また、同じ面積の
メモリーセルであれば、書込みおよび消去時の印加電圧
を下げることができ、トランジスタのゲート膜に加わる
電圧が低いため、ゲート膜は破壊されにくくなり、信頼
性を向上させることが可能である。
え効率を下げることなく、メモリーセルの面積を小さく
できるため、高集積化が可能である。また、同じ面積の
メモリーセルであれば、書込みおよび消去時の印加電圧
を下げることができ、トランジスタのゲート膜に加わる
電圧が低いため、ゲート膜は破壊されにくくなり、信頼
性を向上させることが可能である。
第１図（ａ）、（ｂ）は、本発明の半導体不揮発性メモ
リーの一実施例を示す平面図及び断面図。 第１図（ｃ）は、本発明の半導体不揮発性メモリーの一
実施例である第１図（ａ）、（ｂ）の等価回路図。 第１図（ｄ）は、本発明の半導体不揮発性メモリーのデ
ータ書込み時のキャパシタを用いた等価回路図。 １０１ａ、１０１ｂ、１０８ ・・・ソース／ドレイン領域の拡散層 １０２・・・・選択用トランジスタのゲート１０２ａ・
・・メモリートランジスタのフローティングゲート １０３・・◆・メモリートランジスタのコントロールゲ
ート １０４・・・・トンネル領域の拡散層 １０５・・・・トランジスタのオフセット領域１０６・
・・・シリコン基板 １０７・・・・トンネル酸化膜 １０９・・・・ＬＯＣＯ３酸化膜 １１０・・・・アルミニウム配線層 １１１・・・・パッシベーション膜 １１２・・・・チャネルストツノ＜− １１３・・・・ゲート酸化膜 １１３ａ−・・コントロールゲート上のシリコン酸化膜 １１４・・・・層間絶縁膜 ２０１・・・・選択用トランジスタのドレイン２０２・
・・・選択用トランジスタのゲート２０３・・・・メモ
リートランジスタのコントロールゲート ２０４・・・・メモリートランジスタのソースｖ１ ・
・・・コントロールゲートの電圧ｖ２ ・・・・トンネ
ル領域の拡散層の電圧ｖ３ ・・・・シリコン基板の電
圧 ｖ４ ・・・・フローティングゲートの電圧Ｃ１・・・
・フローティングゲートとコントロールゲートによって
構成され るキャパシタ ・フローティングゲートとトンネ 小領域の拡散層によって構成さ れるキャパシタ ・フローティングゲートに寄生す るキャパシタ 以上
リーの一実施例を示す平面図及び断面図。 第１図（ｃ）は、本発明の半導体不揮発性メモリーの一
実施例である第１図（ａ）、（ｂ）の等価回路図。 第１図（ｄ）は、本発明の半導体不揮発性メモリーのデ
ータ書込み時のキャパシタを用いた等価回路図。 １０１ａ、１０１ｂ、１０８ ・・・ソース／ドレイン領域の拡散層 １０２・・・・選択用トランジスタのゲート１０２ａ・
・・メモリートランジスタのフローティングゲート １０３・・◆・メモリートランジスタのコントロールゲ
ート １０４・・・・トンネル領域の拡散層 １０５・・・・トランジスタのオフセット領域１０６・
・・・シリコン基板 １０７・・・・トンネル酸化膜 １０９・・・・ＬＯＣＯ３酸化膜 １１０・・・・アルミニウム配線層 １１１・・・・パッシベーション膜 １１２・・・・チャネルストツノ＜− １１３・・・・ゲート酸化膜 １１３ａ−・・コントロールゲート上のシリコン酸化膜 １１４・・・・層間絶縁膜 ２０１・・・・選択用トランジスタのドレイン２０２・
・・・選択用トランジスタのゲート２０３・・・・メモ
リートランジスタのコントロールゲート ２０４・・・・メモリートランジスタのソースｖ１ ・
・・・コントロールゲートの電圧ｖ２ ・・・・トンネ
ル領域の拡散層の電圧ｖ３ ・・・・シリコン基板の電
圧 ｖ４ ・・・・フローティングゲートの電圧Ｃ１・・・
・フローティングゲートとコントロールゲートによって
構成され るキャパシタ ・フローティングゲートとトンネ 小領域の拡散層によって構成さ れるキャパシタ ・フローティングゲートに寄生す るキャパシタ 以上
Claims (1)
- 半導体基板上にゲート絶縁膜を介して形成されたフロー
ティングゲート下の一部に設けられたＦｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍトンネル現象に依る電荷注入および放出
を行なうためのトンネル領域と前記フローティングゲー
ト下に、不純物拡散層によって形成されたコントロール
ゲートを具備する半導体不揮発性メモリーにおいて、前
記コントロールゲートとフローティングゲート間の絶縁
膜の膜厚を周辺回路を構成するトランジスタのゲート絶
縁膜の膜厚より、薄くしたことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178508A JPH0342875A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178508A JPH0342875A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342875A true JPH0342875A (ja) | 1991-02-25 |
Family
ID=16049695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178508A Pending JPH0342875A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0342875A (ja) |
-
1989
- 1989-07-11 JP JP1178508A patent/JPH0342875A/ja active Pending
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