JPH034338A - 情報処理装置のデバッグ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デバッグ作業を容易に行なうことができる情
報処理装置のデバッグ作業に関する。

（従来の技術） 従来、情報処理装置のデバッグや故障診断のためには、
情報処理装置内の主制御素子をＩＣソケットから引き抜
いて、このＩＣソケットにデバッグ装置のコネクタを接
続するようにしていた。また、従来の情報処理装置とし
てデバッグ用のインタフェースを備えたものもあった。

第２図は、従来の情報処理装置の構成を示すブロック図
である。

図示の情報処理装置は、制御部１と、リード・オンリ・
メモリ（以下、ＲＯＭという）２と、ランダム・アクセ
ス・メモリ（以下、ＲＡＭという）３と、常用インタフ
ェースコントローラ４と、デバッグ用インタフェースコ
ントローラ５等から成る。

制御部１は、プロセッサ１１と、レジスタ１２とから成
る。

プロセッサ１１は、ＲＡＭ３に格納されたデータをレジ
スタ１２に取出して演算処理し、ＲＡＭ３に再格納する
。

レジスタ１２は、庵知のように高速の記憶素子から成る
。

ＲＯＭ２は、通常処理時にプログラムのローディングを
行なうためのローディングプログラムや基本的な制御プ
ログラムを格納している。

ＲＡＭ３は、通常処理のプログラムやデータ、演算処理
結果等を一時的に格納する。

割込みコントローラ１３は、制御部１の割込みレベルを
決定するものである。この割込みコントローラ１３は、
デバッグ用インタフェース回路５に接続された割込み信
号線５２がハイレベルになったとき、最優先の割込みレ
ベルを決定する。

ステータスレジスタ１４は、制御部１のステータス情報
を格納するレジスタである。

データバス８は、制御部１と、ＲＯＭ２と、ＲＡＭ３と
、割込みコントローラ１３と、ステータスレジスタ１４
と、常用インタフェースコントローラ４と、デバッグ用
インタフェース回路５とに接続されている。

アドレスバス９は、制゛御部１と、ＲＯＭ２と、ＲＡＭ
３と、ステータスレジスタ１４とに接続されている。

常用インタフェースコントローラ４は、例えば、周知の
Ｒ３２３２Ｃインタフエース用のもので、割込み信号と
データを所定の通信方式で送受信するものである。この
常用インタフェースコントローラ４の一端には、割込み
信号線５３及びデータバス８が接続されている。この常
用インタフェースコントローラ４の他端には、常用コネ
クタ６が接続されている。

デバッグ用インタフェース回路５は、割込み信号線５２
、データバス８及びアドレスバス９をそのままデバッグ
用コネクタ７に接続するものである。このため、デバッ
グ用コネクタ７は、例えば、　１２８ビン程の大きなコ
ネクタとなっている。

一方、デバッグ装置は、次のように構成されている。

第２図に示すデバッグ装置は、プロセッサ２１と、ＲＯ
Ｍ２２と、ＲＡＭ２３と、割込み信号発生回路２４と、
デバッグ用インタフェース回路２５と、デイスプレィ２
７と、キーボード２８と、プリンタ２９等から成る。

プロセッサ２１は、ＲＡＭ２３に格納されたデバッグ用
プログラムＤに従って接続コード３５を介して情報処理
装置のデバッグを行なう。

ＲＯＭ２２は、ファイル３０からデバッグ用プログラム
ＤをＲＡＭ２３にロードするデバッグ用ローディングプ
ログラムＬを格納している。

ＲＡＭ２３は、デバッグ用プログラムＤ、プロセッサ２
１の演算処理データ及び演算結果を一時的に格納する。

割込み信号発生回路２４は、デバッグ用の割込み信号５
４を発生する。

デバッグ用インタフェース回路２５及びデバッグ用コネ
クタ２６は、それぞれデバッグ用インタフェース回路５
及びデバッグ用コネクタ７と同様のものである。

デイスプレィ２７は、デバッグの結果をオペレータに対
し表示するものである。

キーボード２８は、オペレータがデバッグ時のパラメー
タの入力等を行なうものである。

プリンタ２９は、デバッグの結果を印刷出力するもので
ある。

ファイル３０は、磁気ディスク等から成り、デバッグ用
プログラムＤ等を格納している。

データバス３１は、プロセッサ２１と、ＲＯＭ２２と、
ＲＡＭ２３と、デバッグ用インタフェース回路２５と、
デイスプレィ２７と、キーボード２８と、プリンタ２９
と、ファイル３０とを接続するものである。

アドレスバス３２は、プロセッサ２１と、ＲＯＭ２２と
、ＲＡＭ２３と、デバッグ用インタフェース回路２５と
を接続するものである。

次に、上述した情報処理装置とデバッグ装置の動作を説
明する。

デバッグ装置と情報処理装置とは、デバッグ用コネクタ
２６及び７によって接続コード３５で接続される。デバ
ッグ装置のプロセッサ２１が起動されると、ファイル３
ｏからＲＯＭ２２内のデバッグ用ローディングプログラ
ムＬによってＲＡＭ２３にデバッグ用プログラムＤがロ
ードされる。

プロセッサ２１は、データバス３１及びアドレスバス３
２、デバッグ用インタフェース回路２５、デバッグ用コ
ネクタ２６、接続コード３５、デバッグ用コネクタ７、
デバッグ用インタフェース５、データバス８及びアドレ
スバス９を介してＲＡＭ２３から制御部１のレジスタ１
２へのデータの書込みと、レジスタ１２からＲＡＭ２３
へのデータの読出し等のデバッグを行なう。

これらのデータの、書込みや読出しのデバッグの結果は
、デイスプレィ２７に表示され、また、プリンタ２９か
ら印刷出力される。

（発明が解決しようとする課題） ところが、以上のような情報処理装置のデバッグ方式に
は、次のような問題点があった。

即ち、常用のインタフェースの他に、デバッグ用インタ
フェースが存在し、しかも、デバッグ用インタフェース
はアドレス情報も含むため、ハードウェアが増大すると
いう問題があった。

また、デバッグ用インタフェースを設けない場合は、プ
ロセッサ１１をＩＣソケットから引き抜いて、このＩＣ
ソケットに直接デバッグ装置を接続しなければならない
。このためには、情報処理装置を分解しなければならな
いので、デバッグ作業が非常に煩わしくなるという問題
があった。

本発明は以上の点に着目してなされたもので、ハードウ
ェアを簡単にし、デバッグ作業を容易に行なえるように
した情報処理装置を提供することを目的とするものであ
る。

（課題を解決するための手段） 本発明の情報処理装置のデバッグ方式は、情報処理装置
側に、デバッグ装置を接続する汎用インタフェースと、
当該デバッグ装置からデバッグ用プログラムをローディ
ングするとき、ローディング処理を行なうためのデバッ
グ用ローディングプログラムを格納したリード・オンリ
・メモリと、前記デバッグ用プログラムを格納するラン
ダム・アクセス・メモリとを備え、前記デバッグ装置側
に、前記情報処理装置に接続する汎用インタフェースと
、当該情報処理装置に前記デバッグ用プログラムを送信
するプロセッサとを備え、前記デバッグ用プログラムに
従って前記情報処理装置がデバッグを行なうことを特徴
とするものである。

（作用） 以上の情報処理装置においては、デバッグ装置から汎用
インタフェースを介してデバッグ用プログラムが送られ
る。情報処理装置においては、第１図に示すように、Ｒ
ＯＭ２に格納されたデバッグ用ローディングプログラム
Ｌにより汎用インタフェースを介してデバッグ装置から
デバッグ用プログラムＤをＲＡＭ３に格納する。そして
、制御部１がデバッグ用プログラムＤに従って、ＲＡＭ
３からレジスタ１２へのデータの書込み、及びレジスタ
１２からＲＡＭ３へのデータの読み込み等のデバッグを
行なう。その後、制御部１は、レジスタ１２のデータの
書込みや読み込み等のデバッグの結果を、汎用インタフ
ェースを介してデバッグ装置に送る。

（実施例） 第１図は、本発明の情報処理装置のデバッグ方式の実施
例を示すブロック図である。

図示の情報処理装置は、制御部１と、ＲＯＭ２と、ＲＡ
Ｍ３と、汎用インタフェースコントローラ４等から成る
。

制御部１は、従来と同様に、プロセッサ１１と、レジス
タ１２とから成る。その詳細については、重複する説明
を省略する。

ＲＯＭ２は、通常処理時にプログラムのローディングを
行なうためのローディングプログラムや基本的な制御プ
ログラムを格納している。これに加えて、ＲＯＭ２は、
デバッグ時にデバッグ用プログラムＤのローディングを
行なうためのデバッグ用ローディングプログラムＬを格
納している。

ＲＡＭ３は、通常処理のプログラムやデータ、演算処理
結果等を一時的に格納する。これに加えて、ＲＡＭ３は
、デバッグ用プログラムＤやデバッグ時のデータ、デバ
ッグ結果等を一時的に格納する。

汎用インタフェースコントローラ４１は、例えば、Ｒ５
２３２Ｃインタフエース用のもので、割込み信号とデー
タを所定の通信方式で送受信するものである。この汎用
インタフェースコントローラ４１には、汎用コネクタ４
２が接続されている。

汎用インタフェースコントローラ４１から出力される割
込み信号は、割込みレベル変換部１５を介して割込みコ
ントローラ１３に入力される。

第３図は、割込みレベル変換部１５の詳細な構成を示す
回路図である。

割込みレベル変換部１５は、フリップフロップ６１と、
２つのアンドゲート６２．６３とから成る。

フリップフロップ１５の入力端子には、データ線６４及
びトリガ信号線６５が接続されている。

また、フリップフロップ１５の出力端子及び反転出力端
子は、アンドゲート６２及び６３のそれぞれの一方の入
力端子に接続されている。

トリガ信号線６５を介′してのトリガ信号の入力により
、割込み信号線５１がデバッグ時は割込み信号線５２に
接続され、通常時は割込み信号線５３に接続されるよう
にされる。このような信号線の切替は、情報処理装置に
設けられた切替スイッチ（図示省略）またはソフトウェ
アにより行なわれる。

第４図は、割込みレベル変換部の他の例を示す回路図で
ある。

この図に示す割込みレベル変換部は、ショートプラグ６
６により構成されている。このようなショートプラグ６
６によれば、ハードウェアを最小化することができる。

ここで、第１図の説明に戻る。

割込みコントローラ１３は、制御部１で行なわれる処理
の優先度に応じて、割込み信号のレベルを決定する。割
込み信号線５２がハイレベルのときは、デバッグを正確
に行なうため、最優先の割込みレベルが決定される。

また、従来と同様に、ステータスレジスタ１４は、制御
部１のステータス情報を格納するレジスタである。

一方、デバッグ装置は、次のように構成されている。

第１図に示すデバッグ装置は、プロセッサ２１と、ＲＯ
Ｍ２２と、ＲＡＭ２３と、割込み信号発生回路２４と、
汎用インタフェースコントローラ４３と、デイスプレィ
２７と、キーボード２８と、プリンタ２９等から成る。

プロセッサ２１は、ＲＡＭ２３に格納されたデバッグ用
プログラムに従って汎用インタフェース４３、汎用コネ
クタ４４、接続コード４５、汎用コネクタ４２及び汎用
インタフェースコントローラ４１を介してＲＡＭ２３内
のデバッグ用プログラムＤを情報処理装置に送る。

ＲＯＭ２２は、ファイル３０からデバッグ用プログラム
ＤをＲＡＭ２３にロードするデバッグ用ローディングプ
ログラムＬを格納している。

ＲＡＭ２３は、デバッグ用プログラムＤ、プロセッサ２
１の演算処理データ及び演算結果を一時的に格納する。

割込み信号発生回路２４は、デバッグ用の割込み信号を
発生する。

汎用インタフェースコントローラ４３及び汎用コネクタ
４４は、それぞれ汎用インタフェースコントローラ４１
及び汎用コネクタ４２と同様のものである。

デイスプレィ２７、キーボード２８、プリンタ２９及び
ファイル３０は、従来のものと同様であるので、重複す
る説明を省略する。

データバス３１は、プロセッサ２１と、ＲＯＭ２２と、
ＲＡＭ２３と、汎用インタフェース回路４３と、デイス
プレィ２７と、キーボード２８と、プリンタ２９と、フ
ァイル３ｏとを接続するものである。

アドレスバス３２は、プロセッサ２１と、ＲＯＭ２２と
、ＲＡＭ２３とを接続するものである。

次に、上述した情報処理装置とデバッグ装置の動作を説
明する。

デバッグ装置と情報処理装置とは、汎用コネクタ４４．
４２によって接続コード４５で接続される。デバッグ装
置側では、プロセッサ２１が起動されると、ファイル３
０からＲＯＭ２２内のデバッグ用ローディングプログラ
ムＬによってＲＡＭ２３にデバッグ用プログラムＤがロ
ードされる。

デバッグ装置のプロセッサ２１は、接続コード４５を介
して、デバッグ用割込み信号５４、ＲＡＭ２３内のデバ
ッグ用プログラムＤ及びデバッグ用データを情報処理装
置へ送る。デバッグ装置から送信されるデバッグ用プロ
グラムＤ及びデバッグ用データは、情報処理装置により
、ＲＯＭ２に格納されたデバッグ用ローディングプログ
ラムＬに従ってＲＡＭ３に格納される。

デバッグの際は、デバッグ装置の割込み信号発生回路２
４がデバッグ用割込み信号５４を出力する。情報処理装
置側では、オペレータが図示しない切替スイッチを切替
えることにより、割込みレベル変換部１５が割込み信号
線５１を割込み信号線５２に接続するようはされている
。これにより、割込みコントローラ１３が最優先の割込
みレベルを決定し、制御部１は、すべての処理に優先し
てデバッグ処理を行なう。

制御部１は、デバッグ用プログラムＤに従って、汎用イ
ンタフェースからの送信データのコードに応じたデバッ
グを行なう。

即ち、汎用インタフェースの送信データのコードが情報
処理装置内のレジスタ読出しを示すコードのとき、制御
部１は、このコードの後に続くデータを読出すべきレジ
スタを識別するための識別コードだと認識する。そして
、この識別コードにより指定されたレジスタのデータを
読出し、汎用インタフェースを介してデバッグ装置に返
送する。

一方、汎用インタフェースの送信データのコードが情報
処理装置内のレジスタ書込みを示すコードのとき、制御
部１は、このコードに続いて、レジスタの識別コード及
び書込みデータを受取る。

そして、識別コードにより指定されたレジスタヘデータ
を書込む、その後、書込み終了を示すコードをデバッグ
装置に返送する。

同様に、ＲＡＭ３等の情報処理装置内で制御部１が読出
し及び書込みが可能な記憶装置は、読出し及び書込みの
デバッグを行なうことができる。

以上のようなデータの読出しや書込みのデバッグの結果
は、デバッグ装置のデイスプレィ２７に表示され、また
、プリンタ２９から印刷出力される。

本発明の情報処理装置は、以上の実施例に限定されない
。

即ち、上述した実施例においては、デバッグの結果がデ
バッグ装置のデイスプレィ等に表示されるようにしたが
、これに限らず、情報処理装置にデイスプレィ等がある
場合は、これに表示されるようにしても差し支えない。

（発明の効果） 以上の構成の本発明の情報処理装置のデバッグ方式によ
れば、情報処理装置がデバッグ用ローディングプログラ
ムを格納し、デバッグ装置から汎用インタフェースを介
′してデバッグ用プログラムを格納し、このデバッグ用
プログラムにより自身でデバッグするようにしたので、
デバッグ用インタフェースを省略でき、ハードウェアの
削減を図ることができる。また、デバッグ用インタフェ
ースを備えていない情報処理装置については、装置を分
解して制御素子のＩＣソケットにデバッグ装置を接続す
る等の煩雑な作業を省くことができる。

【図面の簡単な説明】

第１図は本発明の情報処理装置のデバッグ方式を説明す
るブロック図、第２図は従来の情報処理装置のデバッグ
方式を説明するブロック図、第３図は第１図の割込み変
換部の詳細な構成を示す回路図、第４図は第１図の割込
み変換部の他の例を示す回路図である。 １・・・制御部、２・・・リード・オンリ・メモリ、３
・・・ランダム・アクセス・メモリ、２１・・・プロセ
ッサ、 ４１．４３・・・汎用インタフェースコントローラ、４
２．４４・・・汎用コネクタ、４５・・・接続コード、
Ｌ・・・デバッグ用ローディングプログラム、Ｄ・・・
デバッグ用プログラム。

Claims (1)

1. 【特許請求の範囲】 情報処理装置側に、 デバッグ装置を接続する汎用インタフェースと、 当該デバッグ装置からデバッグ用プログラムをローディ
   ングするとき、 ローディング処理を行なうためのデバッグ用ローディン
   グプログラムを格納したリード・オンリ・メモリと、 前記デバッグ用プログラムを格納するランダム・アクセ
   ス・メモリとを備え、 前記デバッグ装置側に、 前記情報処理装置に接続する汎用インタフェースと、 当該情報処理装置に前記デバッグ用プログラムを送信す
   るプロセッサとを備え、 前記デバッグ用プログラムに従って前記情報処理装置が
   デバッグを行なうことを特徴とする情報処理装置。