JPH0343629B2 - - Google Patents
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- JPH0343629B2 JPH0343629B2 JP57029634A JP2963482A JPH0343629B2 JP H0343629 B2 JPH0343629 B2 JP H0343629B2 JP 57029634 A JP57029634 A JP 57029634A JP 2963482 A JP2963482 A JP 2963482A JP H0343629 B2 JPH0343629 B2 JP H0343629B2
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- JP
- Japan
- Prior art keywords
- voltage
- display
- transistor
- display element
- electrode
- Prior art date
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
この発明は交流駆動型EL表示装置の改良に関
し、特に駆動回路を含めた装置構成の改良に関す
るものである。
し、特に駆動回路を含めた装置構成の改良に関す
るものである。
(b) 技術の背景
ある物質に電圧を印加すると、その物質自身が
光を発する現象−これを電界発光（Electrol−
uminescence）現象という−は良く知られてい
る。そして、この物質としては硫化亜鉛（Zns）
にマンガンMnを添加したものが有名であり、最
近薄膜構成のEL表示素子として開発が進められ
ている。
光を発する現象−これを電界発光（Electrol−
uminescence）現象という−は良く知られてい
る。そして、この物質としては硫化亜鉛（Zns）
にマンガンMnを添加したものが有名であり、最
近薄膜構成のEL表示素子として開発が進められ
ている。
このような物質に対する交流電圧の印加は、物
質からの発光の有無だけでなく、その輝度をも制
御することができる。すなわち、印加する交流電
圧の電圧値を上昇すると輝度も上昇し、反対に電
圧値が降下すると輝度も低下する。したがつて、
高い電圧を印加した時の輝度と低い電圧あるいは
非印加時の輝度とにより、２つの状態−前者を表
示状態（オン状態）、後者を非表示状態（オフ状
態）−を制御できる。
質からの発光の有無だけでなく、その輝度をも制
御することができる。すなわち、印加する交流電
圧の電圧値を上昇すると輝度も上昇し、反対に電
圧値が降下すると輝度も低下する。したがつて、
高い電圧を印加した時の輝度と低い電圧あるいは
非印加時の輝度とにより、２つの状態−前者を表
示状態（オン状態）、後者を非表示状態（オフ状
態）−を制御できる。
このような電界発光型の表示体は半導体製造技
術を利用することによつて複数個の表示素子をよ
り小さい範囲に配列することができ、かつ表示素
子と表示駆動回路とを一体的に製造できるという
利点を有しており、陰極線管、液晶、ガス放電を
利用した表示装置の代替手段として注目されてい
る。
術を利用することによつて複数個の表示素子をよ
り小さい範囲に配列することができ、かつ表示素
子と表示駆動回路とを一体的に製造できるという
利点を有しており、陰極線管、液晶、ガス放電を
利用した表示装置の代替手段として注目されてい
る。
(c) 従来技術
第１図にEL型表示体を利用した表示装置を示
す。この実施例は１つの容量性の表示素子ELに
対して１つの駆動回路を設けた形式であり、デー
タ線DLと走査線SLを有する。データ線DLは
MOS型FETよりなる第１のスイツチング素子Q1
のドレイン端子に接続され、走査線SLはトラン
ジスタQ1のゲート端子に接続される。トランジ
スタQ1のソース端子はMOS型FETよりなる第２
のスイツチング素子Q2のゲート端子に接続され、
一方ではデータ蓄積用のコンデンサCSに接続さ
れ。トランジスタQ2のドレイン端子は表示素子
ELの一方の電極に接続される。トランジスタQ2
のソース端子は基準電位としてのアース電位に接
続される。表示素子ELは２つの電極間に図示し
ない絶縁膜を介して表示体elを挾持した薄膜構成
を有してなり、他方の電極には電源POWよりパ
ルス状の交流電圧が供給されている。
す。この実施例は１つの容量性の表示素子ELに
対して１つの駆動回路を設けた形式であり、デー
タ線DLと走査線SLを有する。データ線DLは
MOS型FETよりなる第１のスイツチング素子Q1
のドレイン端子に接続され、走査線SLはトラン
ジスタQ1のゲート端子に接続される。トランジ
スタQ1のソース端子はMOS型FETよりなる第２
のスイツチング素子Q2のゲート端子に接続され、
一方ではデータ蓄積用のコンデンサCSに接続さ
れ。トランジスタQ2のドレイン端子は表示素子
ELの一方の電極に接続される。トランジスタQ2
のソース端子は基準電位としてのアース電位に接
続される。表示素子ELは２つの電極間に図示し
ない絶縁膜を介して表示体elを挾持した薄膜構成
を有してなり、他方の電極には電源POWよりパ
ルス状の交流電圧が供給されている。
今、表示素子ELを表示状態にするためデータ
線DLを“１”とした状態で走査線SLに所定の幅
をもつたパルス状の走査信号を供給すると、トラ
ンジスタQ1が“ON”となり、コンデンサCSは前
記走査信号に対応して電荷を蓄積する。これによ
つて、トランジスタQ2が“ON”となり、トラン
ジスタQ2のドレイン・ソース間の電圧は略０
〔Ｖ〕となる。すなわち第２図に示すように電源
POWからａに示す如き交流電圧±VAが表示素子
ELの一方の電極に供給され、かつドレイン・ソ
ース間の電圧VDSは０〔Ｖ〕で、表示素子ELの他
方の電極は第２図ｂのようにアース電位にクラン
プされるので、表示素子ELの対向する電極間に
は第２図ｃのごとく±VAの供給電圧そのものが
印加される。
線DLを“１”とした状態で走査線SLに所定の幅
をもつたパルス状の走査信号を供給すると、トラ
ンジスタQ1が“ON”となり、コンデンサCSは前
記走査信号に対応して電荷を蓄積する。これによ
つて、トランジスタQ2が“ON”となり、トラン
ジスタQ2のドレイン・ソース間の電圧は略０
〔Ｖ〕となる。すなわち第２図に示すように電源
POWからａに示す如き交流電圧±VAが表示素子
ELの一方の電極に供給され、かつドレイン・ソ
ース間の電圧VDSは０〔Ｖ〕で、表示素子ELの他
方の電極は第２図ｂのようにアース電位にクラン
プされるので、表示素子ELの対向する電極間に
は第２図ｃのごとく±VAの供給電圧そのものが
印加される。
一方、データ線DLの“Ｏ”状態への切換に伴
なうコンデンサCSの放電によつてトランジスタ
Q2が“OFF”となると、第３図ａに示す±VAの
供給電圧によつてQ2のドレイン側電圧VDSは第３
図ｂに示すように2VAだけ変化する。したがつ
て、表示素子ELの両電極間に印加される電圧VEL
はそれらの差電圧として第３図ｃに示すように直
流電圧となる。
なうコンデンサCSの放電によつてトランジスタ
Q2が“OFF”となると、第３図ａに示す±VAの
供給電圧によつてQ2のドレイン側電圧VDSは第３
図ｂに示すように2VAだけ変化する。したがつ
て、表示素子ELの両電極間に印加される電圧VEL
はそれらの差電圧として第３図ｃに示すように直
流電圧となる。
ここで、表示素子ELの両電極間に印加される
交流電圧と発光輝度との関係について第４図に沿
つて説明する。第４図は横軸に交流電圧VELを、
縦軸に輝度Ｂを示すもので、電圧VELをVAとした
とき、輝度は表示可能な発光輝度B2となり、VNA
としたときB1で示す1fL程度のオフ状態の非表示
輝度で発光する。したがつて電源POWからの交
流電圧の波高値を第２図、第３図のように±VA
とすると、トランジスタQ2が“ON”のとき表示
体素子ELはオン状態の表示輝度B2で発光し、ト
ランジスタQ2が“OFF”のときは印加電圧が−
VAの直流となるので発光することはない。
交流電圧と発光輝度との関係について第４図に沿
つて説明する。第４図は横軸に交流電圧VELを、
縦軸に輝度Ｂを示すもので、電圧VELをVAとした
とき、輝度は表示可能な発光輝度B2となり、VNA
としたときB1で示す1fL程度のオフ状態の非表示
輝度で発光する。したがつて電源POWからの交
流電圧の波高値を第２図、第３図のように±VA
とすると、トランジスタQ2が“ON”のとき表示
体素子ELはオン状態の表示輝度B2で発光し、ト
ランジスタQ2が“OFF”のときは印加電圧が−
VAの直流となるので発光することはない。
(d) 従来技術の問題点
さて、ここで注目すべきことは選択駆動用トラ
ンジスタQ2のドレイン・ソース間の電圧VDSの変
位である。電圧VDSはトランジスタQ2を“ON”
としたときは０〔Ｖ〕であるが、トランジスタQ2
を“OFF”としたとき、換言すると表示素子EL
を非表示状態としたとき電圧VDSは異常に上昇す
る。すなわち第３図に示すように、印加された交
流電圧が０〔Ｖ〕より＋VA〔Ｖ〕に変化する毎に
電圧VDSは印加された交流電圧の波高値の２倍で
ある＋2VA〔Ｖ〕に上昇する。これは表示素子EL
の両電極に蓄積された電荷に、交流電圧の＋VA
〔Ｖ〕が加算されるためと考えられる。
ンジスタQ2のドレイン・ソース間の電圧VDSの変
位である。電圧VDSはトランジスタQ2を“ON”
としたときは０〔Ｖ〕であるが、トランジスタQ2
を“OFF”としたとき、換言すると表示素子EL
を非表示状態としたとき電圧VDSは異常に上昇す
る。すなわち第３図に示すように、印加された交
流電圧が０〔Ｖ〕より＋VA〔Ｖ〕に変化する毎に
電圧VDSは印加された交流電圧の波高値の２倍で
ある＋2VA〔Ｖ〕に上昇する。これは表示素子EL
の両電極に蓄積された電荷に、交流電圧の＋VA
〔Ｖ〕が加算されるためと考えられる。
一方、トランジスタQ2に着目するに、トラン
ジスタQ2に対して要求される特性の１つは表示
素子を非表示状態とすべく“OFF”とされたと
き、ドレイン電流を０とし、もつて表示素子EL
の両端に印加される電圧を制御することである。
すなわちトランジスタQ2が“OFF”とされたと
きIDS＝０とする機能が要求されている。したが
つてトランジスタQ2の特性は第５図に示すよう
に、その降伏電圧VZはVZ≧2VAを満足するよう
に設定しなければならない。尚、第５図は一般の
MOS型トランジスタを使用した場合の該トラン
ジスタQ2のドレイン・ソース間電圧VDSに対する
ドレイン電流IDの変化を示すVDS−ID特性図であ
る。
ジスタQ2に対して要求される特性の１つは表示
素子を非表示状態とすべく“OFF”とされたと
き、ドレイン電流を０とし、もつて表示素子EL
の両端に印加される電圧を制御することである。
すなわちトランジスタQ2が“OFF”とされたと
きIDS＝０とする機能が要求されている。したが
つてトランジスタQ2の特性は第５図に示すよう
に、その降伏電圧VZはVZ≧2VAを満足するよう
に設定しなければならない。尚、第５図は一般の
MOS型トランジスタを使用した場合の該トラン
ジスタQ2のドレイン・ソース間電圧VDSに対する
ドレイン電流IDの変化を示すVDS−ID特性図であ
る。
このように、トランジスタQ2は“OFF”とさ
れたときにIDを０とするために降伏電圧VZを大き
な値に設定しなければならない。一例として、表
示体elの発光時の電圧すなわち印加される交流電
圧の値VAを160〔Ｖ〕とするとトランジスタQ2に
要求される降伏電圧VZは320〔Ｖ〕以上となる。
れたときにIDを０とするために降伏電圧VZを大き
な値に設定しなければならない。一例として、表
示体elの発光時の電圧すなわち印加される交流電
圧の値VAを160〔Ｖ〕とするとトランジスタQ2に
要求される降伏電圧VZは320〔Ｖ〕以上となる。
しかし、降伏電圧VZが極端に大きな値を有す
るスイツチング素子を製造することは困難を極め
かつ高値となる。またスイツチング素子の耐圧
は、降伏電圧のみならずゲート酸化膜の絶縁耐圧
にも依存し、上記のように高い電圧に対してゲー
ト酸化膜の破壊を防ぐのにきわめて困難である。
特にスイツチング素子をMOS型FETのように半
導体製造技術を利用して製作すること考えると、
その構造、材料等多くの点に注意を払わなければ
ならない。
るスイツチング素子を製造することは困難を極め
かつ高値となる。またスイツチング素子の耐圧
は、降伏電圧のみならずゲート酸化膜の絶縁耐圧
にも依存し、上記のように高い電圧に対してゲー
ト酸化膜の破壊を防ぐのにきわめて困難である。
特にスイツチング素子をMOS型FETのように半
導体製造技術を利用して製作すること考えると、
その構造、材料等多くの点に注意を払わなければ
ならない。
(e) 発明の目的
本発明はかかる従来の欠点に鑑み、表示素子
ELの表示状態、非表示状態における輝度特性を
悪化することなく、選択駆動用トランジスタの破
壊電圧VBを印加される2VAよりもを小さな値に設
定できるようにしたEL型表示装置を提供するも
のである。
ELの表示状態、非表示状態における輝度特性を
悪化することなく、選択駆動用トランジスタの破
壊電圧VBを印加される2VAよりもを小さな値に設
定できるようにしたEL型表示装置を提供するも
のである。
(f) 発明の構成
薄膜構成のEL型表示装置の動作について吟味
するに、表示素子ELの表示状態では第４図に示
すように略飽和レベルの輝度B2の発光を行うた
めに、表示素子ELの両端にはVAなる交流電圧を
印加しなければならないが、非表示状態（オフ状
態）を得るためには、ドレイン電流IDを０〔Ａ〕
にすることは必ずしも必要がない。すなわち、第
４図の輝度特性カーブから明らかなようにEL表
示素子は比較的高い電圧VNAまで電圧を上昇して
も目に映ずるだけの輝度を得るには不十分である
が、VNAからVAまでの電圧変化で急激に輝度が立
上がる特性を有している。従つて、VNAを表示の
スレツシユホールド電圧と見ることができ、非表
示状態においても表示素子の両端にはこのVNA
〔Ｖ〕までの交流電圧の印加は許容される。この
は発明は、かかるEL表示素子の特性に着目して
選択駆動用トランジスタの破壊電圧VBを2VA〔Ｖ〕
よりも小さな値に設定するクランプ用の整流素子
を設けるもので、その最小値は表示体elにVNA
〔Ｖ〕以上の交流電圧が印加される直前まで設定
できる。すなわち、この発明はEL表示素子の選
択駆動用トランジスタと並列に降伏電圧VZがVA
−VNA≦VZ＜2VAの範囲にある電圧クランプ用の
整流素子を備えてトランジスタの両端電圧を破壊
電圧以下にクランプすることを特徴とするもので
ある。この整流素子はトランジスタQ2内の基体
とドレイン間接合で与えても良いし、別の素子と
して合体させても良い。
するに、表示素子ELの表示状態では第４図に示
すように略飽和レベルの輝度B2の発光を行うた
めに、表示素子ELの両端にはVAなる交流電圧を
印加しなければならないが、非表示状態（オフ状
態）を得るためには、ドレイン電流IDを０〔Ａ〕
にすることは必ずしも必要がない。すなわち、第
４図の輝度特性カーブから明らかなようにEL表
示素子は比較的高い電圧VNAまで電圧を上昇して
も目に映ずるだけの輝度を得るには不十分である
が、VNAからVAまでの電圧変化で急激に輝度が立
上がる特性を有している。従つて、VNAを表示の
スレツシユホールド電圧と見ることができ、非表
示状態においても表示素子の両端にはこのVNA
〔Ｖ〕までの交流電圧の印加は許容される。この
は発明は、かかるEL表示素子の特性に着目して
選択駆動用トランジスタの破壊電圧VBを2VA〔Ｖ〕
よりも小さな値に設定するクランプ用の整流素子
を設けるもので、その最小値は表示体elにVNA
〔Ｖ〕以上の交流電圧が印加される直前まで設定
できる。すなわち、この発明はEL表示素子の選
択駆動用トランジスタと並列に降伏電圧VZがVA
−VNA≦VZ＜2VAの範囲にある電圧クランプ用の
整流素子を備えてトランジスタの両端電圧を破壊
電圧以下にクランプすることを特徴とするもので
ある。この整流素子はトランジスタQ2内の基体
とドレイン間接合で与えても良いし、別の素子と
して合体させても良い。
(g) 発明の実施例
以下本発明によるEL表示装置を具体的に説明
する。
する。
第６図は第１図の駆動用トランジスタQ2とし
て用いるＮチヤンネルのMOS型FETの断面を示
す概略図である。Ｐ型半導体基板にＮ形のソース
およびドレイン領域を拡散させた場合、図のよう
なダイオードがその接合面に形成されることは周
知である。したがつて、ゲート端子Ｇに所定の電
圧を印加して“ON”とした場合はこのダイオー
ドDZの存在は無視できるが、“OFF”とした場合
はダイオードDZは無視できなくなる。
て用いるＮチヤンネルのMOS型FETの断面を示
す概略図である。Ｐ型半導体基板にＮ形のソース
およびドレイン領域を拡散させた場合、図のよう
なダイオードがその接合面に形成されることは周
知である。したがつて、ゲート端子Ｇに所定の電
圧を印加して“ON”とした場合はこのダイオー
ドDZの存在は無視できるが、“OFF”とした場合
はダイオードDZは無視できなくなる。
今、ソース端子Ｓと基板を接地し、ドレイン端
子Ｄを表示素子ELに接続し、かつFETを
“OFF”とした場合の表示装置の等価回路は第７
図のように考えられる。すなわち、表示素子EL
は逆方向のダイオードDZを介して接地している
ものと考えることができ、このダイオードDZを
単なる逆耐圧ダイオードとしてではなく、ツエナ
ーダイオードとしてその定電圧特性によるクラン
プ作用を利用する点がこの発明の特徴である。
子Ｄを表示素子ELに接続し、かつFETを
“OFF”とした場合の表示装置の等価回路は第７
図のように考えられる。すなわち、表示素子EL
は逆方向のダイオードDZを介して接地している
ものと考えることができ、このダイオードDZを
単なる逆耐圧ダイオードとしてではなく、ツエナ
ーダイオードとしてその定電圧特性によるクラン
プ作用を利用する点がこの発明の特徴である。
第７図の等価回路において、電源POWより波
高値VAの交番パルス電圧を供給する場合、ダイ
オードDZの降伏電圧VZに対するトランジスタQ2
のドレイン・ソース間電圧VDSの特性を見ると第
８図のようになる。第８図は横軸に降伏電圧VZ
を、縦軸にドレイン・ソース間電圧VDSを表わし
たものであり、降伏電圧がVZが０〔Ｖ〕のとき
は、換言するとダイオードDZが短絡された場合
は電圧VDSも略０〔Ｖ〕となる。一方VZがVZI〔Ｖ〕
となると、VDSは2VA〔Ａ〕となりそれ以降は電源
電圧VAが増加しない限りVZが増加しても電圧VDS
は2VA〔Ｖ〕を維持する。ここでVZIは2VAに相当
することになる。
高値VAの交番パルス電圧を供給する場合、ダイ
オードDZの降伏電圧VZに対するトランジスタQ2
のドレイン・ソース間電圧VDSの特性を見ると第
８図のようになる。第８図は横軸に降伏電圧VZ
を、縦軸にドレイン・ソース間電圧VDSを表わし
たものであり、降伏電圧がVZが０〔Ｖ〕のとき
は、換言するとダイオードDZが短絡された場合
は電圧VDSも略０〔Ｖ〕となる。一方VZがVZI〔Ｖ〕
となると、VDSは2VA〔Ａ〕となりそれ以降は電源
電圧VAが増加しない限りVZが増加しても電圧VDS
は2VA〔Ｖ〕を維持する。ここでVZIは2VAに相当
することになる。
また、第９図は駆動用トランジスタQ2のドレ
イン・ソース間電圧VDSと表示素子ELの両端子間
に電源POWが正極性となつた時に印加される電
圧VELとの関係を示す特性図である。横軸に電圧
VDS〔Ｖ〕を、縦軸に電圧VELを表わす。Q2が
“ON”で電圧VDSが０〔Ｖ〕の場合表示素子ELの
両端には例えば160VのVA〔Ｖ〕が印加され、20
〜30fLの表示輝度B2で発光し表示状態が得られ
る。しかしダイオードDZに分割される電圧が増
えて、電圧VDSがVX〔Ｖ〕となると、表示素子に
加わる電圧VELは例えば125VのVNAとなり、発光
の輝度はB1で示される例えば1fL程度となり実際
上目に映じない非表示状態となる。更に電圧VDS
を上昇すると、VDSがVAに等しくなる点で表示素
子ELに加わる正方向の電圧VELは０〔Ｖ〕となる。
ここで、VX＝VA−VNAの関係にあり、トランジ
スタQ2が“OFF”時のドレイン・ソース間電圧
VDSが０〜VX〔Ｖ〕の範囲では表示素子ELには
VNA〔Ｖ〕以上の電圧が印加されて表示状態とな
るが、電圧VDSをVX〔Ｖ〕以上に選べばダイオー
ドDZに分割される電圧が増大して表示素子に加
わる電圧VELはVNA〔Ｖ〕以下となり非表示状態と
なる。したがつてトランジスタQ2のOFF時に非
表示状態を得るためにはダイオードDZの降伏電
圧VZを電圧2VA〔Ｖ〕よりも大きくする必要はな
く、2VA〔Ｖ〕よりも小さく、かつVX〔Ｖ〕以上
の範囲内で設定できる。降伏電圧VZは小さいこ
とが製造などに際して都合がよいのでVA−VNA≦
VZ＜2VAであつて、かつVA−VNAに等しいか、そ
れよりもわずかに大きく設定するのが望ましい。
イン・ソース間電圧VDSと表示素子ELの両端子間
に電源POWが正極性となつた時に印加される電
圧VELとの関係を示す特性図である。横軸に電圧
VDS〔Ｖ〕を、縦軸に電圧VELを表わす。Q2が
“ON”で電圧VDSが０〔Ｖ〕の場合表示素子ELの
両端には例えば160VのVA〔Ｖ〕が印加され、20
〜30fLの表示輝度B2で発光し表示状態が得られ
る。しかしダイオードDZに分割される電圧が増
えて、電圧VDSがVX〔Ｖ〕となると、表示素子に
加わる電圧VELは例えば125VのVNAとなり、発光
の輝度はB1で示される例えば1fL程度となり実際
上目に映じない非表示状態となる。更に電圧VDS
を上昇すると、VDSがVAに等しくなる点で表示素
子ELに加わる正方向の電圧VELは０〔Ｖ〕となる。
ここで、VX＝VA−VNAの関係にあり、トランジ
スタQ2が“OFF”時のドレイン・ソース間電圧
VDSが０〜VX〔Ｖ〕の範囲では表示素子ELには
VNA〔Ｖ〕以上の電圧が印加されて表示状態とな
るが、電圧VDSをVX〔Ｖ〕以上に選べばダイオー
ドDZに分割される電圧が増大して表示素子に加
わる電圧VELはVNA〔Ｖ〕以下となり非表示状態と
なる。したがつてトランジスタQ2のOFF時に非
表示状態を得るためにはダイオードDZの降伏電
圧VZを電圧2VA〔Ｖ〕よりも大きくする必要はな
く、2VA〔Ｖ〕よりも小さく、かつVX〔Ｖ〕以上
の範囲内で設定できる。降伏電圧VZは小さいこ
とが製造などに際して都合がよいのでVA−VNA≦
VZ＜2VAであつて、かつVA−VNAに等しいか、そ
れよりもわずかに大きく設定するのが望ましい。
ここで、VZを上述のように設定し、かつ駆動
用トランジスタQ2を“OFF”とした場合の各部
の波形を第１０図に示す。第１０図において、ａ
は電源POWからの供給電圧の波形は、ｂはドレ
イン・ソース間電圧VDSの波形、ｃはオフ状態の
表示素子ELの両端に印加される電圧VELの波形で
ある。１例として、VAは160V、VNAは125V程度
であるので、VZは35V程度に設定されることに
なる。
用トランジスタQ2を“OFF”とした場合の各部
の波形を第１０図に示す。第１０図において、ａ
は電源POWからの供給電圧の波形は、ｂはドレ
イン・ソース間電圧VDSの波形、ｃはオフ状態の
表示素子ELの両端に印加される電圧VELの波形で
ある。１例として、VAは160V、VNAは125V程度
であるので、VZは35V程度に設定されることに
なる。
この場合Q2の両端電圧は35Vにクランプされる
ので、Q2の耐圧としては35Vを越える程度で十分
となる。
ので、Q2の耐圧としては35Vを越える程度で十分
となる。
第１１図、第１２図はマトリツクス配列のEL
表示素子とその駆動用アクテイブマトリツクス回
路とを半導体製造技術により一体構造とした例を
示し、第１１図は１素子分の平面図、第１２図は
そのX〓-X〓断面矢視図を示す。
表示素子とその駆動用アクテイブマトリツクス回
路とを半導体製造技術により一体構造とした例を
示し、第１１図は１素子分の平面図、第１２図は
そのX〓-X〓断面矢視図を示す。
シリコン基板１１７上にはトランジスタQ1，
Q2、コンデンサCSおよび表示素子ELが多層膜構
成をもつて形成されている。表示素子ELは、素
子毎に独立した表示電極１１１ａと、Y2O3のよ
うな絶縁膜１１１ｂ両側から挾まれたZnS：Mn
よりなる表示体elと全素子に共通の透明電極
（ITO膜）１１１ｃよりなる。データ線用の導体
１１４はトランジスタQ1のドレイン端子Ｄに入
力し、走査線用の導体１１５はトランジスタQ1
のゲート端子Ｇに入力している。電極１１６はト
ランジスタQ2のゲート端子ＧとコンデンサCSの
一方の電極を兼用し電極１１６と１１８によりコ
ンデンサCSが構成されている。尚、導体１１３は
シールド電極とて働くものである。
Q2、コンデンサCSおよび表示素子ELが多層膜構
成をもつて形成されている。表示素子ELは、素
子毎に独立した表示電極１１１ａと、Y2O3のよ
うな絶縁膜１１１ｂ両側から挾まれたZnS：Mn
よりなる表示体elと全素子に共通の透明電極
（ITO膜）１１１ｃよりなる。データ線用の導体
１１４はトランジスタQ1のドレイン端子Ｄに入
力し、走査線用の導体１１５はトランジスタQ1
のゲート端子Ｇに入力している。電極１１６はト
ランジスタQ2のゲート端子ＧとコンデンサCSの
一方の電極を兼用し電極１１６と１１８によりコ
ンデンサCSが構成されている。尚、導体１１３は
シールド電極とて働くものである。
ここで降伏電圧VZを有するクランプ用の整流
素子について考えると、MOS形FETはその形成
過程において整流機能は備えられるものであるか
ら、今まで説明したように降伏電圧VZはこの内
臓整流素子に設定すればよい。この場合、スイツ
チング用MOS型FETとしては、駆動電源が正負
両極性のパルス源であるのでチヤンネル構成はＮ
型でもＰ型でも良く、基本に対するドレイン領域
を形成する際、その深さなどを調整することによ
つて電圧VZは制御可能となる。なおＰチヤンネ
ルMOSの場合には内臓ダイオードの方向は上記
第７図の実施例に対して当然逆方向となる。
素子について考えると、MOS形FETはその形成
過程において整流機能は備えられるものであるか
ら、今まで説明したように降伏電圧VZはこの内
臓整流素子に設定すればよい。この場合、スイツ
チング用MOS型FETとしては、駆動電源が正負
両極性のパルス源であるのでチヤンネル構成はＮ
型でもＰ型でも良く、基本に対するドレイン領域
を形成する際、その深さなどを調整することによ
つて電圧VZは制御可能となる。なおＰチヤンネ
ルMOSの場合には内臓ダイオードの方向は上記
第７図の実施例に対して当然逆方向となる。
一方、第１３図ａのように、MOS型FETが内
蔵する整流機能を利用することなく、ドレイン端
子とソース端子間にダイオード素子DZIを外部接
続とし、このダイオード素子DZIの降伏電圧VZを
この発明に従つて所定の値とすることも考えられ
る。また第１３図ｂのように、トランジスタをバ
イポーラ型トランジスタとした場合にもそのコレ
クタ端子とエミツタ端子間にダイオード素子DZI
を外部接続とすることもできる。
蔵する整流機能を利用することなく、ドレイン端
子とソース端子間にダイオード素子DZIを外部接
続とし、このダイオード素子DZIの降伏電圧VZを
この発明に従つて所定の値とすることも考えられ
る。また第１３図ｂのように、トランジスタをバ
イポーラ型トランジスタとした場合にもそのコレ
クタ端子とエミツタ端子間にダイオード素子DZI
を外部接続とすることもできる。
以上説明したように、本発明によれば、スイツ
チングトランジスタと並列につながる整流素子の
降伏電圧VZを VA−VNA≦VZ＜2VA とすることによつて、非表示状態と表示状態相互
間でのコントラストを悪化することなくスイツチ
ング素子の耐圧を低下させることができるもので
あるから、標準のMOS型FETでも十分に使用に
耐え得る。したがつて、特に第１１，１２図に例
示したような駆動回路一体構成のEL表示装置に
適用した場合MOS型FETの製造が容易となり表
示装置を安価に製造することが可能となる。
チングトランジスタと並列につながる整流素子の
降伏電圧VZを VA−VNA≦VZ＜2VA とすることによつて、非表示状態と表示状態相互
間でのコントラストを悪化することなくスイツチ
ング素子の耐圧を低下させることができるもので
あるから、標準のMOS型FETでも十分に使用に
耐え得る。したがつて、特に第１１，１２図に例
示したような駆動回路一体構成のEL表示装置に
適用した場合MOS型FETの製造が容易となり表
示装置を安価に製造することが可能となる。
第１図はEL表示装置の一例を示す回路図、第
２図は第１図の表示状態における電圧波形図、第
３図は第１図の非表示状態における電圧波形図、
第４図はEL表示体elの印加交流電圧に対する発
光特性図、第５図は一般のMOS型トランジスタ
Q2における電圧電流特性図、第６図はMOS型
FETの断面図、第７図はMOS型FETをトランジ
スタQ2としたEL表示部の回路図、第８図はMOS
型FETの降伏電圧に対するドレイン・ソース間
電圧の特性図、第９図は第７図におけるドレイ
ン・ソース間電圧に対するEL表示素子の両端に
印加される交流電圧の特性図、第１０図は第７図
における非表示状態における電圧波形図、第１１
図はEL表示素子と駆動回路を半導体技術によつ
て一体構造とした例の平面図、第１２図は第１１
図のX〓−X〓断面矢視図、第１３図は本発明によ
る変形例を示す。 図中、ELは表示素子、elは表示体、Q1，Q2は
トランジスタ、DZ，DZIはダイオード、VZは降伏
電圧を示す。
２図は第１図の表示状態における電圧波形図、第
３図は第１図の非表示状態における電圧波形図、
第４図はEL表示体elの印加交流電圧に対する発
光特性図、第５図は一般のMOS型トランジスタ
Q2における電圧電流特性図、第６図はMOS型
FETの断面図、第７図はMOS型FETをトランジ
スタQ2としたEL表示部の回路図、第８図はMOS
型FETの降伏電圧に対するドレイン・ソース間
電圧の特性図、第９図は第７図におけるドレイ
ン・ソース間電圧に対するEL表示素子の両端に
印加される交流電圧の特性図、第１０図は第７図
における非表示状態における電圧波形図、第１１
図はEL表示素子と駆動回路を半導体技術によつ
て一体構造とした例の平面図、第１２図は第１１
図のX〓−X〓断面矢視図、第１３図は本発明によ
る変形例を示す。 図中、ELは表示素子、elは表示体、Q1，Q2は
トランジスタ、DZ，DZIはダイオード、VZは降伏
電圧を示す。
Claims (1)
- 【特許請求の範囲】 １ 電極間に絶縁膜を介して電界発光型の表示体
１を設けてなる表示素子ELと、該表示素子ELの
一方の電極に対して表示状態を与えるに十分な波
高値VAの交流電圧を供給する電源POWと、表示
素子ELの他方の電極と基準電位との間に接続さ
れたスイツチング素子Q2とを含み、該スイツチ
ング素子Q2により前記表示素子ELの電極間に印
加される電圧を制御することによつて表示体elの
表示状態、非表示状態を制御する表示装置構成に
おいて、 前記表示素子ELの他方の電極と基準電位間に
整流素子DZを接続し、該整流素子DZの降伏電圧
VZを VA−VNA≦VZ＜2VA （ただし、VNA；非表示状態を維持するための最
大電圧） の範囲に設定して、前記スイツチング素子Q2の
両端電圧を当該素子の破壊電圧以下にクランプす
るようにした ことを特徴とするEL型表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2963482A JPS58144893A (ja) | 1982-02-23 | 1982-02-23 | Ｅｌ型表示装置 |
| US06/380,698 US4523189A (en) | 1981-05-25 | 1982-05-21 | El display device |
| DE8282302634T DE3267122D1 (en) | 1981-05-25 | 1982-05-24 | Electroluminescent display device |
| EP82302634A EP0068630B1 (en) | 1981-05-25 | 1982-05-24 | Electroluminescent display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2963482A JPS58144893A (ja) | 1982-02-23 | 1982-02-23 | Ｅｌ型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58144893A JPS58144893A (ja) | 1983-08-29 |
| JPH0343629B2 true JPH0343629B2 (ja) | 1991-07-03 |
Family
ID=12281510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2963482A Granted JPS58144893A (ja) | 1981-05-25 | 1982-02-23 | Ｅｌ型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144893A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59140491A (ja) * | 1983-01-31 | 1984-08-11 | 日本電気ホームエレクトロニクス株式会社 | マトリクス型ｅｌデイスプレイ駆動回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120722A (en) * | 1976-04-05 | 1977-10-11 | Toshiba Corp | Driving circuit for fluorescent display tube |
| JPS53160678U (ja) * | 1977-05-24 | 1978-12-15 | ||
| JPS609279B2 (ja) * | 1977-07-20 | 1985-03-08 | シャープ株式会社 | 薄膜ｅｌ素子の光駆動方式 |
-
1982
- 1982-02-23 JP JP2963482A patent/JPS58144893A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58144893A (ja) | 1983-08-29 |
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