JPH0344964A - Ｃｍｏｓ回路の保護装置 - Google Patents
Ｃｍｏｓ回路の保護装置Info
- Publication number
- JPH0344964A JPH0344964A JP1180813A JP18081389A JPH0344964A JP H0344964 A JPH0344964 A JP H0344964A JP 1180813 A JP1180813 A JP 1180813A JP 18081389 A JP18081389 A JP 18081389A JP H0344964 A JPH0344964 A JP H0344964A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- cmos circuit
- excessive
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ラッチアップの発生による具常電流を検出し
、回路を保護する０ＭＯ８（相補型金属酸化膜半導体〉
回路の保護装置に関する。
、回路を保護する０ＭＯ８（相補型金属酸化膜半導体〉
回路の保護装置に関する。
［従来の技術と発明が解決しようとする課題］近年、集
積回路技術の進歩により、電子機器に塔載されるＩＣは
集積度の大きいＭＯＳ型の占める割合が多くなり、なか
でも、ＣＭＯＳプロセスによる０ＭＯ８−ＩＣは、ＮＭ
Ｏ８−ＩＣに対して動作速度が同等以上となり、低消費
電力という特徴から、例えば、自動車の各種制御用コン
ピュータシステム、各種小型電子機器などにおいて必須
のものとなった。
積回路技術の進歩により、電子機器に塔載されるＩＣは
集積度の大きいＭＯＳ型の占める割合が多くなり、なか
でも、ＣＭＯＳプロセスによる０ＭＯ８−ＩＣは、ＮＭ
Ｏ８−ＩＣに対して動作速度が同等以上となり、低消費
電力という特徴から、例えば、自動車の各種制御用コン
ピュータシステム、各種小型電子機器などにおいて必須
のものとなった。
しかしながら、上記ＣＭＯ８−ＩＣには木質的にラッチ
アップ現象の発生というやっかいな問題があり、このラ
ッチアップが発生すると上記ＣＭＯ８−ＩＣを搭載した
電子機器が誤動作を起こすばかりでなく、最悪の場合、
上記ＣＭＯ８−ＩＣが破Ｉ！ｉ１！されて事故発生の恐
れがある。
アップ現象の発生というやっかいな問題があり、このラ
ッチアップが発生すると上記ＣＭＯ８−ＩＣを搭載した
電子機器が誤動作を起こすばかりでなく、最悪の場合、
上記ＣＭＯ８−ＩＣが破Ｉ！ｉ１！されて事故発生の恐
れがある。
周知のように、ＣＭＯＳ回路は、ＰヂャンネルＭＯ３−
ＦＥＴとＮチャンネルＭＯ８−ＦＥＴとが相補する形で
接続された回路（第２図参照）で、例えばＣＱ出版社発
行のｒＣ−ＭＯ８応用回路とトラブル対策」第２版（昭
和５３年２月１日発行）に記載されているように、上記
ラッチアップ現象は、サイリスタ現象とも呼ばれ、ＩＣ
内部の各ＦＥＴ間のＰＩ、Ｎ層が組合わされてバイポー
ラの寄生トランジスタ回路が生じ、この奇生トランジス
タ回路が活性化するようなバイアースが発生すると、通
常の動作時と異なる電流の経路ができてラッチアップが
発生する。
ＦＥＴとＮチャンネルＭＯ８−ＦＥＴとが相補する形で
接続された回路（第２図参照）で、例えばＣＱ出版社発
行のｒＣ−ＭＯ８応用回路とトラブル対策」第２版（昭
和５３年２月１日発行）に記載されているように、上記
ラッチアップ現象は、サイリスタ現象とも呼ばれ、ＩＣ
内部の各ＦＥＴ間のＰＩ、Ｎ層が組合わされてバイポー
ラの寄生トランジスタ回路が生じ、この奇生トランジス
タ回路が活性化するようなバイアースが発生すると、通
常の動作時と異なる電流の経路ができてラッチアップが
発生する。
すなわち、例えば上記ＣＭＯ８−ＩＣにある限界以上の
サージ電圧ｖ１が印加されてブレークダウンした場合な
どに、電源端子ＶＤＤ〜アース端子ｖ端子間８８間状態
となって過大電流が流れ、この過大電流が上記ナージ電
圧ｖ１が消失した後も継続する（第３図参照）。
サージ電圧ｖ１が印加されてブレークダウンした場合な
どに、電源端子ＶＤＤ〜アース端子ｖ端子間８８間状態
となって過大電流が流れ、この過大電流が上記ナージ電
圧ｖ１が消失した後も継続する（第３図参照）。
上記文献によると、このようなラッチアップについての
対策は、 ■入出力に直列抵抗を接続する、 ■入出力にダイオードを接続する、 ■上記■と■を０（用する、 ■電源端子に電流制限抵抗を接続する、４τどの保護対
策がある。
対策は、 ■入出力に直列抵抗を接続する、 ■入出力にダイオードを接続する、 ■上記■と■を０（用する、 ■電源端子に電流制限抵抗を接続する、４τどの保護対
策がある。
しかしながら、従来の保１３４策は、いずれもラッチア
ップの発生を防止しようとする対策であって、必ずしも
完全にラッチアップの発生を防止できるものではない。
ップの発生を防止しようとする対策であって、必ずしも
完全にラッチアップの発生を防止できるものではない。
従って、−旦、ラッチアップが発生すると、このラッチ
アップによる過大電流が継続するため、回路に誤動作を
生じ、そのまま放置すると回路の破壊を招く。
アップによる過大電流が継続するため、回路に誤動作を
生じ、そのまま放置すると回路の破壊を招く。
［発明の目的］
本発明は、上記事情に鑑みてなされたもので、ラッチア
ップの発生による回路の破壊を未然に防止し、システム
を暴走による事故などから安全に保つことのできるＣＭ
ＯＳ回路の保護装置を提供することを目的としている。
ップの発生による回路の破壊を未然に防止し、システム
を暴走による事故などから安全に保つことのできるＣＭ
ＯＳ回路の保護装置を提供することを目的としている。
［課題を解決するための手段及び作用］本発明によるＣ
ＭＯＳ回路の保護装置は、ラッチアップ発生によるＣＭ
ＯＳ回路の過大アース電流を検出する電流検出手段と、
上記電流検出手段にて過大アース電流を検出したとき、
上記ＣＭＯＳ回路への電源を遮断する保護手段とを備え
たものである。
ＭＯＳ回路の保護装置は、ラッチアップ発生によるＣＭ
ＯＳ回路の過大アース電流を検出する電流検出手段と、
上記電流検出手段にて過大アース電流を検出したとき、
上記ＣＭＯＳ回路への電源を遮断する保護手段とを備え
たものである。
すなわち、ＣＭＯ−８回路にラッチアップが発生すると
、このＣＭＯＳ回路のアース側に流れる過大アース電流
が電流検出手段により検出され、このとき、上記ＣＭＯ
Ｓ回路への電源が、保護手段により直ちに遮断されて回
路が保護される。
、このＣＭＯＳ回路のアース側に流れる過大アース電流
が電流検出手段により検出され、このとき、上記ＣＭＯ
Ｓ回路への電源が、保護手段により直ちに遮断されて回
路が保護される。
「発明の実施例］
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示し、ＣＭＯＳ回路の保護
装置の構成図である。
装置の構成図である。
（構 成）
図中、符号１は０ＭＯ８−ＩＣからなるＣＭＯＳ回路で
あり、このＣＭＯＳ回路１の電源入力端子ＶＤＤが電源
回路２に接続され、この電源回路２は、リレー３の常閉
接点３ａを介して電源■に接続され、上記ＣＭＯＳ回路
１に電源を供給している。
あり、このＣＭＯＳ回路１の電源入力端子ＶＤＤが電源
回路２に接続され、この電源回路２は、リレー３の常閉
接点３ａを介して電源■に接続され、上記ＣＭＯＳ回路
１に電源を供給している。
また、上記ＣＭＯＳ回路１のアース端子ＶＳＳには、例
えば、抵抗Ｒ１、コンデンサＣ１及びトランジスタＴＲ
１などからなる電流検出手段４が接続され、この電流検
出手段４に駆動手段５ａが接続されている。
えば、抵抗Ｒ１、コンデンサＣ１及びトランジスタＴＲ
１などからなる電流検出手段４が接続され、この電流検
出手段４に駆動手段５ａが接続されている。
上記駆動手段５ａ及び上記リレー３は、保護手段５を構
成し、上記電流検出手段４によりラッチアップ発生によ
る過大アース電流が検出されると、上記保護手段５によ
り直ちに電源Ｖが′ａ断される。
成し、上記電流検出手段４によりラッチアップ発生によ
る過大アース電流が検出されると、上記保護手段５によ
り直ちに電源Ｖが′ａ断される。
また、上記電流検出手段４は、上記ＣＭＯＳ回路１のア
ース端子■ＳＳとグランドＧとの間に抵抗Ｒ１及びコン
デンサＣが並列に接続され、さらに、上記アース端子Ｖ
ＳＳにＮＰＮ形トランジスタＴＲ１のベースが接続され
て構成されている。
ース端子■ＳＳとグランドＧとの間に抵抗Ｒ１及びコン
デンサＣが並列に接続され、さらに、上記アース端子Ｖ
ＳＳにＮＰＮ形トランジスタＴＲ１のベースが接続され
て構成されている。
また、上記駆動手段５ａは、上記電流検出手段４のトラ
ンジスタＴＲ１のコレクタが抵抗Ｒ２を介してＰＮＰ形
トランジスタＴＲ２のベースに接続されて構成されてお
り、上記トランジスタＴＲ２のエミッタが上記電源Ｖに
接続され、さらに、上記トランジスタ１１ｔ２のコレク
タが上記リレー３の電Ｅ４１コイル３ｂに接続されてい
る。
ンジスタＴＲ１のコレクタが抵抗Ｒ２を介してＰＮＰ形
トランジスタＴＲ２のベースに接続されて構成されてお
り、上記トランジスタＴＲ２のエミッタが上記電源Ｖに
接続され、さらに、上記トランジスタ１１ｔ２のコレク
タが上記リレー３の電Ｅ４１コイル３ｂに接続されてい
る。
上記ＣＭＯＳ回路１は、上記電源回路２によって電源が
供給され、その入力端子ＩＮに所定の信号が印加された
とき、出力端子ＯＵＴから所定の信号を出力する。
供給され、その入力端子ＩＮに所定の信号が印加された
とき、出力端子ＯＵＴから所定の信号を出力する。
（作 用）
次に、上記構成による本発明の実施例の作用について説
明する。
明する。
（通常動作時）
通常の状態においては、リレー３はＯＦＦしており、常
閉接点３ａを経て電源■が電源回路２にて一定の電圧に
安定化され、ＣＭＯＳ回路１の電源端子ＶＤＤに所定の
定格電圧が印加されている。
閉接点３ａを経て電源■が電源回路２にて一定の電圧に
安定化され、ＣＭＯＳ回路１の電源端子ＶＤＤに所定の
定格電圧が印加されている。
そして、上記ＣＭＯＳ回路１の入力端子ＩＮに信号が入
力され、出力端子ＯＵＴから所定の信号を出力するダイ
ナミック動作を行なうとき、アース端子■ＳＳから流れ
る電流が抵抗Ｒ１を経てグランドＧに流れる。
力され、出力端子ＯＵＴから所定の信号を出力するダイ
ナミック動作を行なうとき、アース端子■ＳＳから流れ
る電流が抵抗Ｒ１を経てグランドＧに流れる。
このとき、上記ＣＭＯＳ回路１はその消費電流が極僅か
であり、上記アース端子ＶＳＳから流れる電流によって
、上記アース端子ＶＳＳに接続されたＮＰＮ形トランジ
スタＴＲ１のベース・エミッタ間をバイアースするだけ
の電圧は発生しない。
であり、上記アース端子ＶＳＳから流れる電流によって
、上記アース端子ＶＳＳに接続されたＮＰＮ形トランジ
スタＴＲ１のベース・エミッタ間をバイアースするだけ
の電圧は発生しない。
すなわち、上記トランジスタ丁ＲＨま０ＦＦＩ、ており
、また、上記ＣＭＯＳ回路１のダイナミック動作に伴う
急便な電流は上記コンデンサＣにて吸収され、上記トラ
ンジスタＴＲ１の誤動作が防止される。
、また、上記ＣＭＯＳ回路１のダイナミック動作に伴う
急便な電流は上記コンデンサＣにて吸収され、上記トラ
ンジスタＴＲ１の誤動作が防止される。
従って、上記トランジスタＴＲ１の］レクタに抵抗Ｒ２
を介して接続されているＰＮＰ形トランジスタＴＲ２も
ＯＦＦの状態に保持され、リレー３がＯＦＦしてその常
閉接点３ａは常に閉の状態に保たれる。
を介して接続されているＰＮＰ形トランジスタＴＲ２も
ＯＦＦの状態に保持され、リレー３がＯＦＦしてその常
閉接点３ａは常に閉の状態に保たれる。
（ラッチアップ発生時）
ここで、例えばシステム中にザージ電圧などが発生し、
上記ＣＭＯＳ回路１にラッチアップが発生すると、上記
ＣＭＯＳ回路１の電源端子ＶＤ［ｌ−アース端子ｖＳＳ
間が短絡状態となり、上記アース端子ｖＳＳから上記抵
抗Ｒ１を経てグランドＧに過大な異常電流が流れる。
上記ＣＭＯＳ回路１にラッチアップが発生すると、上記
ＣＭＯＳ回路１の電源端子ＶＤ［ｌ−アース端子ｖＳＳ
間が短絡状態となり、上記アース端子ｖＳＳから上記抵
抗Ｒ１を経てグランドＧに過大な異常電流が流れる。
すると、この過大アース電流によって上記トランジスタ
ＴＲ１のベース・エミッタ間がバイアースされ、上記ト
ランジスタＴＲＩがＯＮとなる。これに伴い上記トラン
ジスタＴＲ２がＯＮＬ、、上記リレー３の電磁コイル３
ｂが通電されて動作し、常閉接点３ａが開となる。
ＴＲ１のベース・エミッタ間がバイアースされ、上記ト
ランジスタＴＲＩがＯＮとなる。これに伴い上記トラン
ジスタＴＲ２がＯＮＬ、、上記リレー３の電磁コイル３
ｂが通電されて動作し、常閉接点３ａが開となる。
すなわち、ラッチアップが発生し、上記ＣＭＯＳ回路１
のアース端子■ＳＳから過大な異常電流が流れると、直
ちにリレー３が動作して常閉接点３ａが開とされ、電源
Ｖが遮断される。
のアース端子■ＳＳから過大な異常電流が流れると、直
ちにリレー３が動作して常閉接点３ａが開とされ、電源
Ｖが遮断される。
これにより、万一、上記ＣＭＯＳ回路１にラッチアップ
が発生しても回路の破壊が防止され、安全が確保される
。
が発生しても回路の破壊が防止され、安全が確保される
。
そして、電源断により上記ＣＭＯＳ回路１の電源端子Ｖ
ＤＤ及びアース端子９８８間の短絡状態が回復すると、
上記トランジスタＴＲ１がＯＦ卜し、上記トランジスタ
ＴＲ２、上記リレー３がＯＦＦして常閉接点３ａが閉の
状態に復帰し、再び上記電源から電源回路２を介して電
源が供給されて上記ＣＭＯＳ回路１が正常動作に復帰す
る。
ＤＤ及びアース端子９８８間の短絡状態が回復すると、
上記トランジスタＴＲ１がＯＦ卜し、上記トランジスタ
ＴＲ２、上記リレー３がＯＦＦして常閉接点３ａが閉の
状態に復帰し、再び上記電源から電源回路２を介して電
源が供給されて上記ＣＭＯＳ回路１が正常動作に復帰す
る。
［光間の効果］
以上説明したように本発明によれば、ラッチアップ介生
によるＣＭＯＳ回路の過大アース電流を検出する電流検
出手段と、上記電流検出手段にて過大アース電流を検出
したとき、上記ＣＭＯＳ回路への電源を遮断する保護手
段とを備えたため、ラッチアップが発生して上記ＣＭＯ
Ｓ回路に過大アース電流が流れた場合、直ちに電源が遮
断されて上記ＣＭＯＳ回路の破壊が未然に防止される。
によるＣＭＯＳ回路の過大アース電流を検出する電流検
出手段と、上記電流検出手段にて過大アース電流を検出
したとき、上記ＣＭＯＳ回路への電源を遮断する保護手
段とを備えたため、ラッチアップが発生して上記ＣＭＯ
Ｓ回路に過大アース電流が流れた場合、直ちに電源が遮
断されて上記ＣＭＯＳ回路の破壊が未然に防止される。
従って、上記ＣＭＯＳ回路の破壊によるシステムの暴走
などを未然に防止して安全を保つことができ、製品の信
頼性をｒｌめることかできるなど優れた効果が奏される
。
などを未然に防止して安全を保つことができ、製品の信
頼性をｒｌめることかできるなど優れた効果が奏される
。
第１図は本発明の一実施例を示し、ＣＭＯＳ回路の保護
装置の構成図、第２図はＣＭＯＳ回路の説明図、第３図
はラッチアップ発生時の電圧と電流との相関を示づ相関
図である。 １・・・ＣＭＯＳ回路 ４・・・電流検出手段 ５・・・保護手段 ＶＤＤ・・・電源入力端子 ■ＳＳ・・・アース端子 Ｕ案
装置の構成図、第２図はＣＭＯＳ回路の説明図、第３図
はラッチアップ発生時の電圧と電流との相関を示づ相関
図である。 １・・・ＣＭＯＳ回路 ４・・・電流検出手段 ５・・・保護手段 ＶＤＤ・・・電源入力端子 ■ＳＳ・・・アース端子 Ｕ案
Claims (1)
- 【特許請求の範囲】 ラッチアップ発生によるＣＭＯＳ回路の過大アース電流
を検出する電流検出手段と、 上記電流検出手段にて過大アース電流を検出したとき、
上記ＣＭＯＳ回路への電源を遮断する保護手段とを備え
たことを特徴とするＣＭＯＳ回路の保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180813A JPH0344964A (ja) | 1989-07-12 | 1989-07-12 | Ｃｍｏｓ回路の保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180813A JPH0344964A (ja) | 1989-07-12 | 1989-07-12 | Ｃｍｏｓ回路の保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344964A true JPH0344964A (ja) | 1991-02-26 |
Family
ID=16089806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180813A Pending JPH0344964A (ja) | 1989-07-12 | 1989-07-12 | Ｃｍｏｓ回路の保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344964A (ja) |
-
1989
- 1989-07-12 JP JP1180813A patent/JPH0344964A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5452171A (en) | Electrostatic discharge protection circuit for integrated circuits | |
| US5400202A (en) | Electrostatic discharge protection circuit for integrated circuits | |
| US5617283A (en) | Self-referencing modulation circuit for CMOS integrated circuit electrostatic discharge protection clamps | |
| JP3229809B2 (ja) | 半導体装置 | |
| US6078487A (en) | Electro-static discharge protection device having a modulated control input terminal | |
| US20040195629A1 (en) | Electrostatic discharge protection circuit coupled on I/O pad | |
| JPH09134997A (ja) | 半導体素子における静電放電保護装置 | |
| US6762918B2 (en) | Fault free fuse network | |
| JP3061260B2 (ja) | 静電気保護回路 | |
| JPH02246265A (ja) | Ｃｍｏｓ集積回路用の静電放電気からの保護回路 | |
| US6898061B1 (en) | System and method for dynamic ESD Protection | |
| US5910873A (en) | Field oxide transistor based feedback circuit for electrical overstress protection | |
| US5504361A (en) | Polarity-reversal protection for integrated electronic circuits in CMOS technology | |
| JP3320257B2 (ja) | 内燃機関用点火装置 | |
| US20060268477A1 (en) | Apparatus for ESD protection | |
| US5598313A (en) | Electrostatic discharge suppression circuit for integrated circuit chips | |
| JP2001308282A (ja) | 半導体装置 | |
| US6101077A (en) | Electrostatic protection circuit of a semiconductor device | |
| US5521789A (en) | BICMOS electrostatic discharge protection circuit | |
| JPH0344964A (ja) | Ｃｍｏｓ回路の保護装置 | |
| US4725912A (en) | Power MOS loss of ground protection | |
| US5499152A (en) | Protection circuit | |
| US6291964B1 (en) | Multiple power source electrostatic discharge protection circuit | |
| JPS61219216A (ja) | 半導体スイツチ回路 | |
| US8879221B2 (en) | ESD protection without latch-up |