JPH0345300U - - Google Patents
Info
- Publication number
- JPH0345300U JPH0345300U JP10639489U JP10639489U JPH0345300U JP H0345300 U JPH0345300 U JP H0345300U JP 10639489 U JP10639489 U JP 10639489U JP 10639489 U JP10639489 U JP 10639489U JP H0345300 U JPH0345300 U JP H0345300U
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- gate
- transfer circuit
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002401 inhibitory effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Shift Register Type Memory (AREA)
- Pulse Circuits (AREA)
Description
【図面の簡単な説明】
第1図は、本考案のシフトレジスタの駆動回路
を示す回路図、第2図は、従来回路を示す回路図
、第3図は、第1図及び第2図のシフトレジスタ
内部における遅延型フリツプフロツプの構成を示
す回路図、第4図は、第1図及び第2図のクロツ
ク発生回路におけるクロツクの発生タイミングを
示すタイミングチヤートである。 1……クロツク発生回路、5……シフトレジス
タ、6,7,9,10……クロツクライン、12
……第1の転送回路、17……第2の転送回路、
34,35,36,37……インバータ。
を示す回路図、第2図は、従来回路を示す回路図
、第3図は、第1図及び第2図のシフトレジスタ
内部における遅延型フリツプフロツプの構成を示
す回路図、第4図は、第1図及び第2図のクロツ
ク発生回路におけるクロツクの発生タイミングを
示すタイミングチヤートである。 1……クロツク発生回路、5……シフトレジス
タ、6,7,9,10……クロツクライン、12
……第1の転送回路、17……第2の転送回路、
34,35,36,37……インバータ。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 第1のクロツクに基づいてデータを入出力
又は保持する第1の転送回路、及び第2のクロツ
クに基づいて前記第1の転送回路からのデータを
入出力又は保持する第2の転送回路を含む遅延型
フリツプフロツプを、複数段設けて成るシフトレ
ジスタと、 前記第1のクロツク及び前記第2のクロツクを
発生するクロツク発生回路と、 前記第1のクロツクに基づくクロツクを複数段
の前記遅延型フリツプフロツプの前記第1の転送
回路に印加するための第1のクロツクラインと、 前記第2のクロツクに基づくクロツクを複数段
の前記遅延型フリツプフロツプの前記第2の転送
回路に印加するための第2のクロツクラインと、 を備えたシフトレジスタの駆動回路において、 前記第1のクロツクライン及び前記第2のクロ
ツクラインが前記クロツク発生回路の出力から前
記シフトレジスタの出力へ向かうに従い、前記第
1の転送回路及び前記第2の転送回路が夫々前記
第1のクロツク及び前記第2のクロツクによつて
同時に入出力状態となるのを禁止する禁止回路を
備えたことを特徴とするシフトレジスタの駆動回
路。 (2) 前記クロツク発生回路は、基準クロツクの
反転が一方の入力端子に印加される第1の論理和
ゲートと、前記基準クロツクが一方の入力端子に
印加される第2の論理和ゲートより成り、前記第
1の論理和ゲートの出力端子は前記第1のクロツ
クライン及び前記第2の論理和ゲートの他方の入
力端子と接続され、且つ前記第2の論理和ゲート
の出力端子は前記第2のロツクライン及び前記第
1の論理和ゲートの他方の入力端子と接続された
ことを特徴とする請求項(1)記載のシフトレジス
タの駆動回路。 (3) 前記禁止回路は、前記第1のクロツク及び
前記第2のクロツクの発生タイミングを遅延する
手段より成り、前記第1の論理和ゲートの出力端
子と前記第2の論理和ゲートの他方の入力端子と
の間、及び前記第2の論理和ゲートの出力端子と
前記第1の論理和ゲートの他方の入力端子との間
に介挿されることを特徴とする請求項(2)記載の
シフトレジスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989106394U JPH0749680Y2 (ja) | 1989-09-11 | 1989-09-11 | シフトレジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989106394U JPH0749680Y2 (ja) | 1989-09-11 | 1989-09-11 | シフトレジスタの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0345300U true JPH0345300U (ja) | 1991-04-25 |
| JPH0749680Y2 JPH0749680Y2 (ja) | 1995-11-13 |
Family
ID=31655124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989106394U Expired - Lifetime JPH0749680Y2 (ja) | 1989-09-11 | 1989-09-11 | シフトレジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749680Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399399U (ja) * | 1986-12-18 | 1988-06-28 |
-
1989
- 1989-09-11 JP JP1989106394U patent/JPH0749680Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399399U (ja) * | 1986-12-18 | 1988-06-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0749680Y2 (ja) | 1995-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |