JPH0346227A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0346227A JPH0346227A JP18023489A JP18023489A JPH0346227A JP H0346227 A JPH0346227 A JP H0346227A JP 18023489 A JP18023489 A JP 18023489A JP 18023489 A JP18023489 A JP 18023489A JP H0346227 A JPH0346227 A JP H0346227A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法、特に貼合わせ５ＯＩ（シリコン
・オン・インシュレータ）基牟反用ウェハの作製方法に
関し、 エピウェハをシリコンウェハに貼合わせてＳ○■構造を
作るにおいて、エピウェハの不純物プロファイルを劣化
させることなく、また薄膜化後のエピウェハのシリコン
層に応力を発生させることなく、良好な接着と接着面で
の良好な、すなわちリーク電流の発生などがない界面特
性を得ることのできるＳｏｌ基板用ウェハの作製方法を
提供することを目的とし、 表面に酸化膜を形成した２枚のシリコンウェハを重ね合
わせ、熱処理により接着し、しかる後に片方のシリコン
ウェハを薄膜化してシリコン・オン・インシュレータ（
ＳＯＩ）構造を作る貼合わせＳＯＩ基板の形成において
、素子側用エビウェハの表面の自然酸化膜を弗酸中で除
去し、次いで該エピウェハに該エピウェハを大気にさら
すことなく酸化膜を形成することを特徴とする半導体装
置の製造方法を含み構成する。
・オン・インシュレータ）基牟反用ウェハの作製方法に
関し、 エピウェハをシリコンウェハに貼合わせてＳ○■構造を
作るにおいて、エピウェハの不純物プロファイルを劣化
させることなく、また薄膜化後のエピウェハのシリコン
層に応力を発生させることなく、良好な接着と接着面で
の良好な、すなわちリーク電流の発生などがない界面特
性を得ることのできるＳｏｌ基板用ウェハの作製方法を
提供することを目的とし、 表面に酸化膜を形成した２枚のシリコンウェハを重ね合
わせ、熱処理により接着し、しかる後に片方のシリコン
ウェハを薄膜化してシリコン・オン・インシュレータ（
ＳＯＩ）構造を作る貼合わせＳＯＩ基板の形成において
、素子側用エビウェハの表面の自然酸化膜を弗酸中で除
去し、次いで該エピウェハに該エピウェハを大気にさら
すことなく酸化膜を形成することを特徴とする半導体装
置の製造方法を含み構成する。
本発明は半導体装置の製造方法、特に貼合わせ５ｏｌ（
シリコン・オン・インシュレータ）基板用ウェハの作製
方法に関する。
シリコン・オン・インシュレータ）基板用ウェハの作製
方法に関する。
表面に酸化膜を形成したシリコン（Ｓｉ）ウェハを重ね
合わせ、熱処理によって接着し、しかる後に片方のウェ
ハ（素子形成基板）を薄膜化する貼合わせＳＯＩ基板と
呼称される基板は、高性能ＬＳＩを形成するための基板
として有効なものとして着目され研究されている。本発
明はかかる貼合わせＳｏｌ基板に用いるウェハの作製方
法に関する。
合わせ、熱処理によって接着し、しかる後に片方のウェ
ハ（素子形成基板）を薄膜化する貼合わせＳＯＩ基板と
呼称される基板は、高性能ＬＳＩを形成するための基板
として有効なものとして着目され研究されている。本発
明はかかる貼合わせＳｏｌ基板に用いるウェハの作製方
法に関する。
〔従来の技術］
ＳＯＩ構造基板では、デバイス（素子）を形成するシリ
コン層が薄い方が利点が大きい。すなわち、当該シリコ
ン層を薄くすることによってｐｎ接合の寄生容量（Ｃ）
を減少させデバイスの動作速度を高めることができる。
コン層が薄い方が利点が大きい。すなわち、当該シリコ
ン層を薄くすることによってｐｎ接合の寄生容量（Ｃ）
を減少させデバイスの動作速度を高めることができる。
従来知られたＳｏｌ貼合わせ法では、それぞれ表面に酸
化膜が形成された２枚のシリコンウェハを貼合わせ、素
子を形成すべき素子側基板を研削と研磨によって例えば
３−程度の厚さのものとし、そこに素子を形成した。
化膜が形成された２枚のシリコンウェハを貼合わせ、素
子を形成すべき素子側基板を研削と研磨によって例えば
３−程度の厚さのものとし、そこに素子を形成した。
この程度までの薄さにまでウェハを薄くすることは研削
、研磨で可能であったが、素子側基板を１μｍまたそれ
以下の薄さに形成しようとすれば、残すウェハの厚さが
余りにも薄いので、従来の研削、研磨技術では実施する
ことができなくなり、選択エツチングによって素子側基
板を薄くする技術が開発された。
、研磨で可能であったが、素子側基板を１μｍまたそれ
以下の薄さに形成しようとすれば、残すウェハの厚さが
余りにも薄いので、従来の研削、研磨技術では実施する
ことができなくなり、選択エツチングによって素子側基
板を薄くする技術が開発された。
ところで、シリコン層が例えば０．５−程度と薄くなる
と、当該シリコン層の裏面も素子の一部となる。第５図
は従来技術によるＭＯ３ＦＥＴの構成を示す概略図で、
従来は、数μｍの厚さのシリコン層５１にソース、ドレ
イン５２、ゲート５３を作成した。
と、当該シリコン層の裏面も素子の一部となる。第５図
は従来技術によるＭＯ３ＦＥＴの構成を示す概略図で、
従来は、数μｍの厚さのシリコン層５１にソース、ドレ
イン５２、ゲート５３を作成した。
このようなデバイスでは、ソース、ドレイン５２の下に
は厚いシリコン層があるため、シリコン層５１と５ｉｆ
ｔ膜５４との界面については特に問題はなかった。
は厚いシリコン層があるため、シリコン層５１と５ｉｆ
ｔ膜５４との界面については特に問題はなかった。
第４図は後述する本発明の応用例であるｎチャネルＭＯ
３ＦＥＴの断面図で、図中、４１は支持基板、４２は酸
化膜、４３は接着界面、４４はシリコン層、４５はソー
スとドレイン、４６はゲート酸化膜、４７はゲートであ
る。０．５−程度のきわめて薄いシリコン層４４は、支
持基板（シリコンウェハ）４１に酸化膜４２を介して貼
合わされ、シリコン層４４に酸化膜４２に達するソース
、ドレイン４５の拡散層が形成されている。このような
構造においては、酸化膜４２はＭＯ−３ＦＥＴの一部を
構成すると考えてよく、シリコン層４４と酸化膜４２の
接着界面４３における特性が重要になる。すなわち、シ
リコン層４４と酸化膜４２との接着界面４３になんらか
の欠陥があれば、それはＭＯ３ＦＥＴのリーク電流の原
因となったり、素子の耐圧の低下を示したりする。
３ＦＥＴの断面図で、図中、４１は支持基板、４２は酸
化膜、４３は接着界面、４４はシリコン層、４５はソー
スとドレイン、４６はゲート酸化膜、４７はゲートであ
る。０．５−程度のきわめて薄いシリコン層４４は、支
持基板（シリコンウェハ）４１に酸化膜４２を介して貼
合わされ、シリコン層４４に酸化膜４２に達するソース
、ドレイン４５の拡散層が形成されている。このような
構造においては、酸化膜４２はＭＯ−３ＦＥＴの一部を
構成すると考えてよく、シリコン層４４と酸化膜４２の
接着界面４３における特性が重要になる。すなわち、シ
リコン層４４と酸化膜４２との接着界面４３になんらか
の欠陥があれば、それはＭＯ３ＦＥＴのリーク電流の原
因となったり、素子の耐圧の低下を示したりする。
そこで、シリコン１ｉ４４と酸化膜４２との接着界面の
品質は、確定された技術によってシリコンウェハ）表面
に形成された熱酸化膜／シリコン層の構造の場合と同程
度の界面品質が要求される。
品質は、確定された技術によってシリコンウェハ）表面
に形成された熱酸化膜／シリコン層の構造の場合と同程
度の界面品質が要求される。
本出願人が開発した貼合わせＳｏｌ基板では、選択エツ
チングによってＳｏｌ基板（素子側基板）を薄膜化して
いる。この場合、素子側基板として、高抵抗率シリコシ
層／低抵抗率シリコン基板の構造のエピタキシャルウェ
ハ（エビウェハ）が必要となる。これを第３図を参照し
て説明すると、先ず同図（ａ）に示される低抵抗率シリ
コンウェハ（シリコン基板）３１を用意する。このシリ
コンウェハ３１上に高抵抗率のシリコン層３２をエピタ
キシャル成長する（同図（ロ））。次に、高抵抗率シリ
コン層３２を、支持側基板（ウェハ）３３の表面に形成
されたＳｉＯ□膜３４膜間４（Ｃ）に示されるように貼
合わせる。
チングによってＳｏｌ基板（素子側基板）を薄膜化して
いる。この場合、素子側基板として、高抵抗率シリコシ
層／低抵抗率シリコン基板の構造のエピタキシャルウェ
ハ（エビウェハ）が必要となる。これを第３図を参照し
て説明すると、先ず同図（ａ）に示される低抵抗率シリ
コンウェハ（シリコン基板）３１を用意する。このシリ
コンウェハ３１上に高抵抗率のシリコン層３２をエピタ
キシャル成長する（同図（ロ））。次に、高抵抗率シリ
コン層３２を、支持側基板（ウェハ）３３の表面に形成
されたＳｉＯ□膜３４膜間４（Ｃ）に示されるように貼
合わせる。
次いで、選択エツチングで、低抵抗率のシリコンウェハ
３１を除去し、高抵抗率のシリコン層３２のみを５ｉＯ
ｚ膜３４上に残す（同図（ｄ））。
３１を除去し、高抵抗率のシリコン層３２のみを５ｉＯ
ｚ膜３４上に残す（同図（ｄ））。
ここで、前記したエピウェハの高抵抗率シリコン層３２
の表面に酸化膜が形成されていない場合、その表面は平
坦でなく、その表面とＳｉｎｇ膜３４との接着面が界面
になるために良好な界面特性が得られない。従って、高
抵抗率シリコン層３２と下地酸化膜（Ｓｉｎ、膜３４）
との界面特性を向上させるには、予めエピウェハの表面
、すなわち高抵抗率シリコン層３２の表面を酸化、例え
ば熱酸化させておく必要がある。通常の電気炉による熱
酸化では、均一で強固な接着を得るのに十分平坦な酸化
膜を得るためには、少なくとも０．５ ｎ以上の膜厚の
酸化膜を形成する必要があり、ｔｏｏｏ’ｃで２時間以
上というような高温、長時間の熱酸化を行っている。
の表面に酸化膜が形成されていない場合、その表面は平
坦でなく、その表面とＳｉｎｇ膜３４との接着面が界面
になるために良好な界面特性が得られない。従って、高
抵抗率シリコン層３２と下地酸化膜（Ｓｉｎ、膜３４）
との界面特性を向上させるには、予めエピウェハの表面
、すなわち高抵抗率シリコン層３２の表面を酸化、例え
ば熱酸化させておく必要がある。通常の電気炉による熱
酸化では、均一で強固な接着を得るのに十分平坦な酸化
膜を得るためには、少なくとも０．５ ｎ以上の膜厚の
酸化膜を形成する必要があり、ｔｏｏｏ’ｃで２時間以
上というような高温、長時間の熱酸化を行っている。
上記の熱処理中に低抵抗率のシリコンウェハ３１からエ
ピタキシャル成長した高抵抗率シリコン層３２にドーパ
ントが拡散し、不純物分布が、前には階段的であったも
のがなだらかになり、このため、選択エツチングにおい
て平均的にエツチングされず、均一な膜厚の高抵抗率シ
リコン層３２を得ることができなくなる。さらに、シリ
コンとシリコン酸化膜（ＳｉＯ□膜）は、熱膨張係数が
１桁以上も異なるため、上記のように選択エツチングに
よって薄膜化すると、酸化膜３４とシリコン基板３１の
バランスがくずれ、変形しようとする力がシリコン層３
２に発生し、そのために、接着面でシリコンの層ＳｉＯ
□／ Ｓ ｉが剥離する場合がある。
ピタキシャル成長した高抵抗率シリコン層３２にドーパ
ントが拡散し、不純物分布が、前には階段的であったも
のがなだらかになり、このため、選択エツチングにおい
て平均的にエツチングされず、均一な膜厚の高抵抗率シ
リコン層３２を得ることができなくなる。さらに、シリ
コンとシリコン酸化膜（ＳｉＯ□膜）は、熱膨張係数が
１桁以上も異なるため、上記のように選択エツチングに
よって薄膜化すると、酸化膜３４とシリコン基板３１の
バランスがくずれ、変形しようとする力がシリコン層３
２に発生し、そのために、接着面でシリコンの層ＳｉＯ
□／ Ｓ ｉが剥離する場合がある。
上記した熱酸化の後の第３図（ｄ）に示したＳＯＩの構
造は第３図（ｅ）に拡大した断面図で示され、図中、３
５と３６は、熱酸化によってシリコン層３２とシリコン
ウェハ３３の裏面にそれぞれ形成された５ｔ（ｈ膜であ
る。そして、素子を形成するには、同図にみて上方から
１点鎖線のところまでを除去する。
造は第３図（ｅ）に拡大した断面図で示され、図中、３
５と３６は、熱酸化によってシリコン層３２とシリコン
ウェハ３３の裏面にそれぞれ形成された５ｔ（ｈ膜であ
る。そして、素子を形成するには、同図にみて上方から
１点鎖線のところまでを除去する。
シリコンウェハ３３の厚さは例えば６２５ｎのものであ
り、素子を形成するシリコン層３２の厚さは１．Ｏｎ以
下、例えば０．５−のものである。その結果、第３図（
ｅ）の１点鎖線から下の部分が全体として反ってシリコ
ン層３２に応力が加えられる問題があるだけでなく、矢
印Ｉで示す部分では、上方に凹に反って、シリコン層３
２が剥離されることがある。
り、素子を形成するシリコン層３２の厚さは１．Ｏｎ以
下、例えば０．５−のものである。その結果、第３図（
ｅ）の１点鎖線から下の部分が全体として反ってシリコ
ン層３２に応力が加えられる問題があるだけでなく、矢
印Ｉで示す部分では、上方に凹に反って、シリコン層３
２が剥離されることがある。
この傾向は、シリコン層３２が薄くなるにつれて顕著に
なり、薄膜Ｓｏｌ基板作製における最大の問題となって
いる。
なり、薄膜Ｓｏｌ基板作製における最大の問題となって
いる。
そこで本発明は、エピウェハをシリコンウェハに貼合わ
せてＳＯＩ構造を作るにおいて、エピウェハの不純物プ
ロファイルを劣化させることなく、また薄膜化後のエピ
ウェハのシリコン層に応力を発生させることなく、良好
な接着と接着面での良好な、すなわちリーク電流の発生
などがない界面特性を得ることのできるＳＯＩ基板用ウ
ェハの作製方法を提供することを目的とする。
せてＳＯＩ構造を作るにおいて、エピウェハの不純物プ
ロファイルを劣化させることなく、また薄膜化後のエピ
ウェハのシリコン層に応力を発生させることなく、良好
な接着と接着面での良好な、すなわちリーク電流の発生
などがない界面特性を得ることのできるＳＯＩ基板用ウ
ェハの作製方法を提供することを目的とする。
上記課題は、表面に酸化膜を形成した２枚のシリコンウ
ェハを重ね合わせ、熱処理により接着し、しかる後に片
方のシリコンウェハを薄膜化してシリコン・オン・イン
シュレータ（ＳＯＩ）構造を作る貼合わせＳｏｌ基板の
形成において、素子側用エピウェハの表面の自然酸化膜
を弗酸中で除去し、次いで該エピウェハに該エピウェハ
を大気にさらすことなく酸化膜を形成することを特徴と
する半導体装置の製造方法によって解決される。
ェハを重ね合わせ、熱処理により接着し、しかる後に片
方のシリコンウェハを薄膜化してシリコン・オン・イン
シュレータ（ＳＯＩ）構造を作る貼合わせＳｏｌ基板の
形成において、素子側用エピウェハの表面の自然酸化膜
を弗酸中で除去し、次いで該エピウェハに該エピウェハ
を大気にさらすことなく酸化膜を形成することを特徴と
する半導体装置の製造方法によって解決される。
第２図は本発明の原理を示す図で、図中、１１は素子側
用エピウェハ、１２は基板側シリコンウェハ、１３は酸
化膜、１４は熱酸化膜、１５は低抵抗率シリコン、１６
は高抵抗率エピシリコン（エピタキシャル成長したシリ
コン〉、２１は電気炉であり、素子側用エピウェハは、
同図（ａ）に示されるように低抵抗率のシリコン１５に
高抵抗率エピシリコンをエピタキシャル成長したもので
、また基板側シリコンウェハ１２の表面には通常の熱酸
化によって熱酸化膜１４が形成されている。高抵抗率エ
ピシリコンは１．０−以下、例えば５００ｎｍの厚さに
成長した。同図（ａ）に示される素子側用エビウェハ１
．１と基板側シリコンウェハ１２とは、同図（Ｃ）に示
される電気炉２１内での熱処理によって接着され、しか
る後に、素子側用エビウェハ１１の低抵抗率シリコン１
５は選択エツチングで除去され、同図（ハ）に示す構造
が得られる。本発明の方法により、素子側用エピウェハ
１１に本発明に従って形成された酸化膜の膜厚はきわめ
て薄いために、薄膜化の工程の後に応力が発生すること
が防止され、また酸化膜を形成するための温度が低い（
８０〜１００°Ｃ〉ために、素子側基板において高抵抗
率シリコン層と低抵抗率のシリコンウェハとの間の不純
物プロファイルがくずれることかない。一般に、酸化膜
を除去したシリコン基板の表面はきわめて活性であり、
大気にさらすと、大気中の水分と酸素で一瞬にして十数
オングストローム（入）の酸化膜が形成される。このと
き異物質を取り込みやすく、酸化膜およびシリコン表面
が汚染しやすい。しかし、本発明のように、加熱した純
水中での酸化では、シリコン表面および酸化膜が汚染す
ることはない。さらに、酸化膜厚が前記の如くに薄いた
め、表面の平坦性が劣化することもない。
用エピウェハ、１２は基板側シリコンウェハ、１３は酸
化膜、１４は熱酸化膜、１５は低抵抗率シリコン、１６
は高抵抗率エピシリコン（エピタキシャル成長したシリ
コン〉、２１は電気炉であり、素子側用エピウェハは、
同図（ａ）に示されるように低抵抗率のシリコン１５に
高抵抗率エピシリコンをエピタキシャル成長したもので
、また基板側シリコンウェハ１２の表面には通常の熱酸
化によって熱酸化膜１４が形成されている。高抵抗率エ
ピシリコンは１．０−以下、例えば５００ｎｍの厚さに
成長した。同図（ａ）に示される素子側用エビウェハ１
．１と基板側シリコンウェハ１２とは、同図（Ｃ）に示
される電気炉２１内での熱処理によって接着され、しか
る後に、素子側用エビウェハ１１の低抵抗率シリコン１
５は選択エツチングで除去され、同図（ハ）に示す構造
が得られる。本発明の方法により、素子側用エピウェハ
１１に本発明に従って形成された酸化膜の膜厚はきわめ
て薄いために、薄膜化の工程の後に応力が発生すること
が防止され、また酸化膜を形成するための温度が低い（
８０〜１００°Ｃ〉ために、素子側基板において高抵抗
率シリコン層と低抵抗率のシリコンウェハとの間の不純
物プロファイルがくずれることかない。一般に、酸化膜
を除去したシリコン基板の表面はきわめて活性であり、
大気にさらすと、大気中の水分と酸素で一瞬にして十数
オングストローム（入）の酸化膜が形成される。このと
き異物質を取り込みやすく、酸化膜およびシリコン表面
が汚染しやすい。しかし、本発明のように、加熱した純
水中での酸化では、シリコン表面および酸化膜が汚染す
ることはない。さらに、酸化膜厚が前記の如くに薄いた
め、表面の平坦性が劣化することもない。
以下、本発明を図示の実施例により具体的に説明する。
第１図は本発明実施例の図で、第２図に示した部分と同
じ部分は同一符号を付して示す。
じ部分は同一符号を付して示す。
第２図を参照して説明した素子側用エビウェハ１１に通
常の洗浄処理を施した後に、それを５％以下の弗酸液１
７（本発明では３％弗酸）中に浸しく第１図（ａ））、
表面に形成されている自然酸化膜（図示せず）を除去す
る。容器は石英を避けてテフロン製のものとする。
常の洗浄処理を施した後に、それを５％以下の弗酸液１
７（本発明では３％弗酸）中に浸しく第１図（ａ））、
表面に形成されている自然酸化膜（図示せず）を除去す
る。容器は石英を避けてテフロン製のものとする。
次に、該ウェハを浸したまま、８０°Ｃ程度に加熱した
純水１８を加え（同図（ｂ）） 、弗酸を水で置換する
。従って、自然酸化膜が除去され、活性な表面が露出さ
れた該ウェハ１１は大気にさらされることがない。
純水１８を加え（同図（ｂ）） 、弗酸を水で置換する
。従って、自然酸化膜が除去され、活性な表面が露出さ
れた該ウェハ１１は大気にさらされることがない。
次いで、純水１８をヒータ１９を用い９０’Ｃ以上まで
加熱しく同図（Ｃ）） 、１０分〜３０分放置し、表面
に厚さ２ｎｍの酸化膜１３（同図（ｅ）参照）を形成す
る。酸化膜１３の形成温度は上記の如くに低いものであ
るので、低抵抗率シリコン１５と高抵抗率エピシリコン
１６との間の不純物分布プロファイルは乱されることな
く、後述する低抵抗率シリコン１５のエツチングは均一
になされる。
加熱しく同図（Ｃ）） 、１０分〜３０分放置し、表面
に厚さ２ｎｍの酸化膜１３（同図（ｅ）参照）を形成す
る。酸化膜１３の形成温度は上記の如くに低いものであ
るので、低抵抗率シリコン１５と高抵抗率エピシリコン
１６との間の不純物分布プロファイルは乱されることな
く、後述する低抵抗率シリコン１５のエツチングは均一
になされる。
通常のウェハ乾燥器で水分を除去し、次いで同図（ｅ）
に示すように表面に１−の膜厚の熱酸化膜１４を通常の
スチーム酸化によって形成した基板側シリコンウェハ１
２と重ね合わせ、知られた熱処理（９００″Ｃ，１０分
）で素子側用ウェハ１１の表面の酸化膜Ｉ３と前記熱酸
化膜１４を界面として２枚のウェハを接着する。
に示すように表面に１−の膜厚の熱酸化膜１４を通常の
スチーム酸化によって形成した基板側シリコンウェハ１
２と重ね合わせ、知られた熱処理（９００″Ｃ，１０分
）で素子側用ウェハ１１の表面の酸化膜Ｉ３と前記熱酸
化膜１４を界面として２枚のウェハを接着する。
最後に、素子側用エビウェハ１１の高抵抗率エピシリコ
ン層１６の厚さが５０ｊｒｍになるまで研削および研磨
で薄くし、しかる後に、弗酸／硝酸／酢酸（混合比１：
３：８）の混酸で、低抵抗率シリコンウェハ部分のみを
選択的にエツチングし、薄膜シリコン層、すなわち高抵
抗率エピシリコン層１６を得た。
ン層１６の厚さが５０ｊｒｍになるまで研削および研磨
で薄くし、しかる後に、弗酸／硝酸／酢酸（混合比１：
３：８）の混酸で、低抵抗率シリコンウェハ部分のみを
選択的にエツチングし、薄膜シリコン層、すなわち高抵
抗率エピシリコン層１６を得た。
ここで第４図を再び参照すると、ゲート酸化膜の膜圧は
５０ｍｍ、シリコン層４４の厚さは０．２−１酸化膜４
２の厚さはＩＱとし、１０ｍのチャネル長と１１３０−
のチャネル幅を得た。このＭＯＳ ＦＥＴのリーク電
流を従来技術による基板に形成したＭＯＳ ＦＥＴの
リーク電流を比較して下記の表に示す結果を得た。測定
条件として、ドレイン電圧は５Ｖ、ゲート電圧は一５Ｖ
、支持基板バイアスは一５ｖに設定した。
５０ｍｍ、シリコン層４４の厚さは０．２−１酸化膜４
２の厚さはＩＱとし、１０ｍのチャネル長と１１３０−
のチャネル幅を得た。このＭＯＳ ＦＥＴのリーク電
流を従来技術による基板に形成したＭＯＳ ＦＥＴの
リーク電流を比較して下記の表に示す結果を得た。測定
条件として、ドレイン電圧は５Ｖ、ゲート電圧は一５Ｖ
、支持基板バイアスは一５ｖに設定した。
〔発明の効果］
以上のように本発明によれば、素子側ウェハに形成され
た酸化膜１３の膜厚がきわめて薄いために、薄膜化後に
応力が発生することはない。また、酸化膜の形成温度が
９０゛Ｃ前後と低いために、素子側ウェハの不純物プロ
ファイルがくずれることはなく、エツチングにおいて低
抵抗シリコンのみがきっちりとエツチングされる。自然
酸化膜を除去したシリコン表面は、大気にさらされるこ
とがなく、低温で、しかも純水中で酸化されるため、酸
化膜とシリコン表面が汚染することがなく、さらにはこ
の酸化膜の膜厚が薄いために、表面の平坦性が劣化した
り応力を受けたりすることがない。
た酸化膜１３の膜厚がきわめて薄いために、薄膜化後に
応力が発生することはない。また、酸化膜の形成温度が
９０゛Ｃ前後と低いために、素子側ウェハの不純物プロ
ファイルがくずれることはなく、エツチングにおいて低
抵抗シリコンのみがきっちりとエツチングされる。自然
酸化膜を除去したシリコン表面は、大気にさらされるこ
とがなく、低温で、しかも純水中で酸化されるため、酸
化膜とシリコン表面が汚染することがなく、さらにはこ
の酸化膜の膜厚が薄いために、表面の平坦性が劣化した
り応力を受けたりすることがない。
第１図は本発明実施例の図で、その（ａ）、（ｂ）およ
び（Ｃ）は正面図、その（ｄ）と（ｅ）は断面図、第２
図は本発明の原理を示す図で、その（ａ）と（ｂ）は断
面図、その（Ｃ）は平面図、 第３図はエビウェハを説明する図で、その（ａ）〜（ｄ
）は断面図、その（ｅ）は拡大断面図、第４図は本発明
の応用例であるＭＯＳ ＦＥＴの断面図、 第５図は通常の厚いＳｏｌウェハに形成したＭＯＳ
ＦＥＴの概略構成図である。 図中、 １１は素子側用エピウェハ、 １２は基板側シリコンウェハ、 １３は酸化膜、 １４は熱酸化膜、 １５は低抵抗率シリコン、 １６は高抵抗率エピシリコン、 １７は弗酸、 Ｌ８は純水、 １９はヒータ、 ２１は電気炉、 ３１は低抵抗率シリコンウェハ、 ３２は高抵抗率シリコン層、 ３３は支持側基板（ウェハ）、 ３４．３５．３６はＳｉＯ□膜、 ４１は支持基板、 ４２は酸化膜、 ４３は接着界面、 ４４はシリコン層、 ４５はソースとドレイン、 ４６はゲート酸化膜、 ４７はゲート を示す。
び（Ｃ）は正面図、その（ｄ）と（ｅ）は断面図、第２
図は本発明の原理を示す図で、その（ａ）と（ｂ）は断
面図、その（Ｃ）は平面図、 第３図はエビウェハを説明する図で、その（ａ）〜（ｄ
）は断面図、その（ｅ）は拡大断面図、第４図は本発明
の応用例であるＭＯＳ ＦＥＴの断面図、 第５図は通常の厚いＳｏｌウェハに形成したＭＯＳ
ＦＥＴの概略構成図である。 図中、 １１は素子側用エピウェハ、 １２は基板側シリコンウェハ、 １３は酸化膜、 １４は熱酸化膜、 １５は低抵抗率シリコン、 １６は高抵抗率エピシリコン、 １７は弗酸、 Ｌ８は純水、 １９はヒータ、 ２１は電気炉、 ３１は低抵抗率シリコンウェハ、 ３２は高抵抗率シリコン層、 ３３は支持側基板（ウェハ）、 ３４．３５．３６はＳｉＯ□膜、 ４１は支持基板、 ４２は酸化膜、 ４３は接着界面、 ４４はシリコン層、 ４５はソースとドレイン、 ４６はゲート酸化膜、 ４７はゲート を示す。
Claims (1)
- 【特許請求の範囲】 表面に酸化膜を形成した２枚のシリコンウェハを重ね合
わせ、熱処理により接着し、しかる後に片方のシリコン
ウェハを薄膜化してシリコン・オン・インシュレータ（
ＳＯＩ）構造を作る貼合わせＳＯＩ基板の形成において
、 素子側用ウェハ（１１）の表面の自然酸化膜を弗酸（１
７）中で除去し、 次いで該ウェハ（１１）に該ウェハ（１１）を大気にさ
らすことなく酸化膜（１３）を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18023489A JP2766992B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18023489A JP2766992B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346227A true JPH0346227A (ja) | 1991-02-27 |
| JP2766992B2 JP2766992B2 (ja) | 1998-06-18 |
Family
ID=16079719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18023489A Expired - Lifetime JP2766992B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2766992B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062343A1 (en) * | 1999-04-09 | 2000-10-19 | Shin-Etsu Handotai Co., Ltd. | Soi wafer and method for producing soi wafer |
| JP2007134616A (ja) * | 2005-11-14 | 2007-05-31 | Nec Electronics Corp | Ｓｏｉ基板およびその製造方法 |
| JP2008537844A (ja) * | 2005-03-16 | 2008-09-25 | トゥビタク | 低誘電率の隠微結晶層とナノ構造物 |
-
1989
- 1989-07-14 JP JP18023489A patent/JP2766992B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062343A1 (en) * | 1999-04-09 | 2000-10-19 | Shin-Etsu Handotai Co., Ltd. | Soi wafer and method for producing soi wafer |
| US6461939B1 (en) | 1999-04-09 | 2002-10-08 | Shin-Etsu Handotai Co., Ltd. | SOI wafers and methods for producing SOI wafer |
| JP2008537844A (ja) * | 2005-03-16 | 2008-09-25 | トゥビタク | 低誘電率の隠微結晶層とナノ構造物 |
| JP2007134616A (ja) * | 2005-11-14 | 2007-05-31 | Nec Electronics Corp | Ｓｏｉ基板およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2766992B2 (ja) | 1998-06-18 |
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