JPH02237121A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02237121A JPH02237121A JP1056052A JP5605289A JPH02237121A JP H02237121 A JPH02237121 A JP H02237121A JP 1056052 A JP1056052 A JP 1056052A JP 5605289 A JP5605289 A JP 5605289A JP H02237121 A JPH02237121 A JP H02237121A
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- JP
- Japan
- Prior art keywords
- silicon
- semiconductor substrate
- bonded
- substrate
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
- H10P36/07—Gettering within semiconductor bodies within silicon bodies of silicon-on-insulator structures
Landscapes
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法、特に接着技術によるシリコン・
オン・インシュレータ（ＳＯ Ｉ ）基板の製造方法に
関し、 従来の接着技術によるＳＯＩ基板にデバイスを形成する
プロセスにおいて発生する結晶欠陥をゲッタリングする
ことのできるＳＯＩ構造を形成する方法を提供すること
を目的とし、 第１の半導体基板に選択的に互いに分離した絶縁層を形
成する工程、第１の半導体基板の表面を平坦化し該基板
に埋め込まれた形状の該絶縁層の島を形成する工程、お
よび第１の半導体基板の表面に該絶縁層を介して第２の
半導体基板を接着し、絶縁層の島の上方の第２の半導体
基板に半導体デバイスを形成する工程を含むことを特徴
とす条半導体装置の製造方法を含み構成する。
オン・インシュレータ（ＳＯ Ｉ ）基板の製造方法に
関し、 従来の接着技術によるＳＯＩ基板にデバイスを形成する
プロセスにおいて発生する結晶欠陥をゲッタリングする
ことのできるＳＯＩ構造を形成する方法を提供すること
を目的とし、 第１の半導体基板に選択的に互いに分離した絶縁層を形
成する工程、第１の半導体基板の表面を平坦化し該基板
に埋め込まれた形状の該絶縁層の島を形成する工程、お
よび第１の半導体基板の表面に該絶縁層を介して第２の
半導体基板を接着し、絶縁層の島の上方の第２の半導体
基板に半導体デバイスを形成する工程を含むことを特徴
とす条半導体装置の製造方法を含み構成する。
本発明は半導体装置の製造方法、特に接着技術によるシ
リコン・オン・インシュレータ（Ｓｏｌ）基板の製造方
法に関する． 〔従来の技術〕 接着技術によるＳＯＴ基板は、良好な結晶方位と界面特
性から、ラッチアップがなく、耐放射線能に優れ、デバ
イス作成層の薄膜化により高速ＬＳＩ、ＶＬＳＩに適し
たものとして着目されている。現在のＬＳＩは高集積化
とともに高速性が強く要求されているもので、この要請
を満たすものとしてＳｏｌデバイスが提案され、これに
使用するＳＯ１基板（ウエハ）を実現する有効な手段と
して接着技術によるＳＯ１基板が研究されている。
リコン・オン・インシュレータ（Ｓｏｌ）基板の製造方
法に関する． 〔従来の技術〕 接着技術によるＳＯＴ基板は、良好な結晶方位と界面特
性から、ラッチアップがなく、耐放射線能に優れ、デバ
イス作成層の薄膜化により高速ＬＳＩ、ＶＬＳＩに適し
たものとして着目されている。現在のＬＳＩは高集積化
とともに高速性が強く要求されているもので、この要請
を満たすものとしてＳｏｌデバイスが提案され、これに
使用するＳＯ１基板（ウエハ）を実現する有効な手段と
して接着技術によるＳＯ１基板が研究されている。
また上記した技術によると、デバイス領域を形成する半
導体層において薄膜化が行えるので、リーク電流の低減
化が実現され、高温動作時での性能向上が期待されてい
る。さらには、従来のＬＳＩプロセス、デバイス技術が
ほとんどすべてそのま＼使用することが可能であるとい
う利点もある。
導体層において薄膜化が行えるので、リーク電流の低減
化が実現され、高温動作時での性能向上が期待されてい
る。さらには、従来のＬＳＩプロセス、デバイス技術が
ほとんどすべてそのま＼使用することが可能であるとい
う利点もある。
なお、従来の接着によるＳＯＩ基板は、表面を酸化した
ウエハを単に接着することによって作られてきた． 第２図は従来の接着によるＳＯＩ基板の形成方法？説明
する断面図で、先ず、同図（ａ）に示されるように、第
１のシリコンウエハ３１に、表面にＳｉｎ２膜３３が形
成された第２のシリコンウエハ３２を、ＳｉＯ■膜３３
が第１のシリコンウエハ３ｌに接する状態で接着する。
ウエハを単に接着することによって作られてきた． 第２図は従来の接着によるＳＯＩ基板の形成方法？説明
する断面図で、先ず、同図（ａ）に示されるように、第
１のシリコンウエハ３１に、表面にＳｉｎ２膜３３が形
成された第２のシリコンウエハ３２を、ＳｉＯ■膜３３
が第１のシリコンウエハ３ｌに接する状態で接着する。
次に、同図（ｂ）に示される如く第２のシリコンウエハ
３２をＳｉｎｔ膜３３の形成されていない背面から研磨
して、例えば１０μｍ程度の厚さのデバイス形成領域と
なるシリコン層３４を残す。なお同図中、３６は絶縁膜
である。
３２をＳｉｎｔ膜３３の形成されていない背面から研磨
して、例えば１０μｍ程度の厚さのデバイス形成領域と
なるシリコン層３４を残す。なお同図中、３６は絶縁膜
である。
続いて、同図（Ｃ）に示される如くシリコン層３４に所
望のデバイス３５（例えばＭＯＳトランジスタ）を形成
してきた。
望のデバイス３５（例えばＭＯＳトランジスタ）を形成
してきた。
現在、大規模なｒｃを製造するに際しては、材料のもつ
内因的な不純物、欠陥、さらにプロセス処理中に誘起、
導入される欠陥を効率良く除去しもしくは消去する必要
がある．これには、イントリンシックゲッタリング（Ｉ
Ｇ）と呼称される欠陥のゲッタリングが有効であり、ゲ
ッタリングは例えば熱処理によってなされている。
内因的な不純物、欠陥、さらにプロセス処理中に誘起、
導入される欠陥を効率良く除去しもしくは消去する必要
がある．これには、イントリンシックゲッタリング（Ｉ
Ｇ）と呼称される欠陥のゲッタリングが有効であり、ゲ
ッタリングは例えば熱処理によってなされている。
従来技術によるＳＯ１基板はデバイス領域の製作前に行
うため、結晶欠陥低減化すなわちゲッタリングはデバイ
ス製作前に行われる。そこで、デバイス製作途中での結
晶欠陥の発生があっても、第２図に示されるＳｉｎ．膜
３３がいわばバッファーとなってそれに対して有効なゲ
ッタリングが行えないために、か一る結晶欠陥がデバイ
ス特性の劣化をもたらす問題がある。
うため、結晶欠陥低減化すなわちゲッタリングはデバイ
ス製作前に行われる。そこで、デバイス製作途中での結
晶欠陥の発生があっても、第２図に示されるＳｉｎ．膜
３３がいわばバッファーとなってそれに対して有効なゲ
ッタリングが行えないために、か一る結晶欠陥がデバイ
ス特性の劣化をもたらす問題がある。
再び第２図（Ｃ）を参照すると、デバイス形成領域であ
るシリコン層３４は、下地のＳｉｎ．膜３３によって下
のシリコンウエハ３１から完全に分離されている。
るシリコン層３４は、下地のＳｉｎ．膜３３によって下
のシリコンウエハ３１から完全に分離されている。
このため、デバイス形成時での結晶欠陥発生に対しては
、デバイス形成プロセス条件に制限された範囲でしかゲ
ッタリング処理が行えない。例えば、イントリンシック
ゲッタリング（ＩＧ）では、高温、長時間での熱処理が
必要で、デバイス形成プロセスとの釣合い（マッチング
）はとれない。この意味で、デバイス形成による結晶欠
陥発生に対しては、従来のＳｏｌ構造では欠陥低減化が
困難であり、デバイス特性の劣化を招いている。
、デバイス形成プロセス条件に制限された範囲でしかゲ
ッタリング処理が行えない。例えば、イントリンシック
ゲッタリング（ＩＧ）では、高温、長時間での熱処理が
必要で、デバイス形成プロセスとの釣合い（マッチング
）はとれない。この意味で、デバイス形成による結晶欠
陥発生に対しては、従来のＳｏｌ構造では欠陥低減化が
困難であり、デバイス特性の劣化を招いている。
そこで本発明は、従来の接着技術によるＳＯＩｉ板にデ
バイスを形成するプロセスにおいて発生する結晶欠陥を
ゲッタリングすることのできるＳＯＩ構造を形成する方
法を提供することを目的とする。
バイスを形成するプロセスにおいて発生する結晶欠陥を
ゲッタリングすることのできるＳＯＩ構造を形成する方
法を提供することを目的とする。
〔課題を解決するための手段］
上記課題は、第１の半導体基板に選択的に互いに分離し
た絶縁層を形成する工程、第１の半導体基板の表面を平
坦化し該基板に埋め込まれた形状の該絶縁層の島を形成
する工程、および第１の半導体基板の表面に該絶縁層を
介して第２の半導体基板を接着し、絶縁層の島の上方の
第２の半導体基板に半導体デバイスを形成する工程を含
むことを特徴とする半導体装置の製造方法によって解決
される。
た絶縁層を形成する工程、第１の半導体基板の表面を平
坦化し該基板に埋め込まれた形状の該絶縁層の島を形成
する工程、および第１の半導体基板の表面に該絶縁層を
介して第２の半導体基板を接着し、絶縁層の島の上方の
第２の半導体基板に半導体デバイスを形成する工程を含
むことを特徴とする半導体装置の製造方法によって解決
される。
〔作用］
ＩＣを製造する半導体基板の表面に内部の欠陥層？ゲッ
タリング効果を及ぼすには、部分的に上下の接着ウエハ
の間がシリコンでつながっているようにする必要がある
。そこで本発明では、選択酸化法（ＬＯＣＯＳ法）の技
術を用いて埋め込みＳｉＯ■層を部分的に作り、これを
平坦化し、しかる後に上下のウエハを接着し、イントリ
ンシックゲッタリングを可能にする。
タリング効果を及ぼすには、部分的に上下の接着ウエハ
の間がシリコンでつながっているようにする必要がある
。そこで本発明では、選択酸化法（ＬＯＣＯＳ法）の技
術を用いて埋め込みＳｉＯ■層を部分的に作り、これを
平坦化し、しかる後に上下のウエハを接着し、イントリ
ンシックゲッタリングを可能にする。
すなわち本発明では、ＳＯＩ接着ウエハの間にシリコン
で直接につながっている部分を作ることにより、基板中
に形成されたシリコンの析出層がプロセス中ゲッタリン
グ効果を発揮するのである。
で直接につながっている部分を作ることにより、基板中
に形成されたシリコンの析出層がプロセス中ゲッタリン
グ効果を発揮するのである。
以下、本発明を図示の実施例により具体的に説明する。
第１図は本発明の実施例を示す断面図である。
第１図（ａ）参照：
例えば厚さ６００〜７００μｍの第１の半導体基板（シ
リコンウエハ）１工上に耐酸化性膜として図示しない５
００〜１０００人の膜厚のＳｉｎ．膜と、１ ， ００
０〜？ ， ５００人の膜厚のＳｉ３Ｎ．膜とを順に堆
積し、これらの膜をバターニングした後に例えばウエッ
ト酸化法で絶縁層となるＳｉＯ■Ｎ１２を形成する。Ｓ
ｔＯｚＮ■２相互間の距離ｄｉは１０μｍに、ＳｉＯＪ
Ｉ２のそれぞれの拡がりｄ２は２０μｍになるように前
記した耐酸化性膜をバターニングする。
リコンウエハ）１工上に耐酸化性膜として図示しない５
００〜１０００人の膜厚のＳｉｎ．膜と、１ ， ００
０〜？ ， ５００人の膜厚のＳｉ３Ｎ．膜とを順に堆
積し、これらの膜をバターニングした後に例えばウエッ
ト酸化法で絶縁層となるＳｉＯ■Ｎ１２を形成する。Ｓ
ｔＯｚＮ■２相互間の距離ｄｉは１０μｍに、ＳｉＯＪ
Ｉ２のそれぞれの拡がりｄ２は２０μｍになるように前
記した耐酸化性膜をバターニングする。
第２図Φ）参照：
ＳｉＯｚとほり同じ選択比をもつレジスト （図示せず
）を全面に塗布し、異方性エッチングを行ってレジスト
とＳｉｎｇをエッチングして表面を平坦化する． 第１図（Ｃ）参照： 高酸素濃度のＣＺウエハである第２の半導体基板（シリ
コンウエハ）１３を接着し、加熱し、ＳｉＯ■層１２の
島（アイランド）をシリコン１１と１３との間に形成す
る．そのためには、第２のシリコンウエハとしては例え
ば２００μｍのウエハを用意し、それを３０〜５０μｍ
の厚さの第２のシリコン基板１３が残るまで研磨する。
）を全面に塗布し、異方性エッチングを行ってレジスト
とＳｉｎｇをエッチングして表面を平坦化する． 第１図（Ｃ）参照： 高酸素濃度のＣＺウエハである第２の半導体基板（シリ
コンウエハ）１３を接着し、加熱し、ＳｉＯ■層１２の
島（アイランド）をシリコン１１と１３との間に形成す
る．そのためには、第２のシリコンウエハとしては例え
ば２００μｍのウエハを用意し、それを３０〜５０μｍ
の厚さの第２のシリコン基板１３が残るまで研磨する。
第１図（ｄ）参照：
？２のシリコン基板１３のＳｉＯ■層の上部にＳＯＩデ
バイスを形成するのであるが、第１図（Ｃ）の状態で熱
処理を行うとＩＧが行われ、第１のシリコン基板１１に
はＴＧ欠陥層１４が形成され、第２のシリコン基板は欠
陥層のないデヌーデッド・ゾーン１５となる。
バイスを形成するのであるが、第１図（Ｃ）の状態で熱
処理を行うとＩＧが行われ、第１のシリコン基板１１に
はＴＧ欠陥層１４が形成され、第２のシリコン基板は欠
陥層のないデヌーデッド・ゾーン１５となる。
すなわち、従来法では第１と第２のシリコンウエハの間
にＳｉｎ２膜が存在し、第２のシリコンウエハにデバイ
スを形成する際に発生する欠陥層は第２のシリコンウエ
ハに残存したのであるが、第１図（ｄ）に示す構造にお
いては、ＳｉＯ■Ｊ’ｆｉｌ２の島の間では第１と第２
のシリコンウエハが直接つながっているので、第２のシ
リコンウエハの欠陥はＩ６欠陥層１４内にゲッタリング
されて第２シリコンウエハは欠陥のないデヌーデッド・
ゾーン１５となり、そこに形成されるデバイスの特性が
改良されるのである。
にＳｉｎ２膜が存在し、第２のシリコンウエハにデバイ
スを形成する際に発生する欠陥層は第２のシリコンウエ
ハに残存したのであるが、第１図（ｄ）に示す構造にお
いては、ＳｉＯ■Ｊ’ｆｉｌ２の島の間では第１と第２
のシリコンウエハが直接つながっているので、第２のシ
リコンウエハの欠陥はＩ６欠陥層１４内にゲッタリング
されて第２シリコンウエハは欠陥のないデヌーデッド・
ゾーン１５となり、そこに形成されるデバイスの特性が
改良されるのである。
以上のように本発明によれば、従来のＳｏｌ接着ウエハ
においてｒＧの効果が発生し、ＩＣ形成プロセス中に作
られる欠陥、不純物（メタルなど）の除去が可能となる
のである。
においてｒＧの効果が発生し、ＩＣ形成プロセス中に作
られる欠陥、不純物（メタルなど）の除去が可能となる
のである。
第１図（ａ）〜（ｄ）は本発明実施例断面図、第２図（
ａ．）〜（Ｃ）は従来例断面図である。 図中、 １１は第１のシリコン基板、 １２はＳｉＯｚ層、 １３は第２のシリコン基板、 １４はｉｃ欠陥層、 １５はデヌーデッド・ゾーン を示す。
ａ．）〜（Ｃ）は従来例断面図である。 図中、 １１は第１のシリコン基板、 １２はＳｉＯｚ層、 １３は第２のシリコン基板、 １４はｉｃ欠陥層、 １５はデヌーデッド・ゾーン を示す。
Claims (1)
- 【特許請求の範囲】 第１の半導体基板（１１）に選択的に互いに分離した
絶縁層（１２）を形成する工程、 第１の半導体基板（１１）の表面を平坦化し該基板（１
１）に埋め込まれた形状の該絶縁層（１２）の島を形成
する工程、および 第１の半導体基板（１１）の表面に該絶縁層（１２）を
介して第２の半導体基板（１３）を接着し、絶縁層（１
２）の島の上方の第２の半導体基板に半導体デバイスを
形成する工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056052A JPH02237121A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056052A JPH02237121A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237121A true JPH02237121A (ja) | 1990-09-19 |
Family
ID=13016312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056052A Pending JPH02237121A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237121A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5443661A (en) * | 1993-07-27 | 1995-08-22 | Nec Corporation | SOI (silicon on insulator) substrate with enhanced gettering effects |
| US5773152A (en) * | 1994-10-13 | 1998-06-30 | Nec Corporation | SOI substrate having a high heavy metal gettering effect for semiconductor device |
| EP0710980A3 (en) * | 1994-11-07 | 1998-09-30 | Nec Corporation | Soi substrate |
| WO2000010201A1 (en) * | 1998-08-10 | 2000-02-24 | Memc Electronic Materials, Inc. | Process for metal gettering in soi substrates |
| WO2000010195A3 (en) * | 1998-08-10 | 2000-05-18 | Memc Electronic Materials | Preparation of metal-precipitates permeable insulator for soi substrate |
| US6724408B1 (en) | 1999-08-10 | 2004-04-20 | International Business Machines Corporation | Command line interface for a data processing system |
| JP2008091935A (ja) * | 2007-11-02 | 2008-04-17 | Seiko Instruments Inc | 集積回路 |
-
1989
- 1989-03-10 JP JP1056052A patent/JPH02237121A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5443661A (en) * | 1993-07-27 | 1995-08-22 | Nec Corporation | SOI (silicon on insulator) substrate with enhanced gettering effects |
| US5773152A (en) * | 1994-10-13 | 1998-06-30 | Nec Corporation | SOI substrate having a high heavy metal gettering effect for semiconductor device |
| EP0710980A3 (en) * | 1994-11-07 | 1998-09-30 | Nec Corporation | Soi substrate |
| WO2000010201A1 (en) * | 1998-08-10 | 2000-02-24 | Memc Electronic Materials, Inc. | Process for metal gettering in soi substrates |
| WO2000010195A3 (en) * | 1998-08-10 | 2000-05-18 | Memc Electronic Materials | Preparation of metal-precipitates permeable insulator for soi substrate |
| US6724408B1 (en) | 1999-08-10 | 2004-04-20 | International Business Machines Corporation | Command line interface for a data processing system |
| JP2008091935A (ja) * | 2007-11-02 | 2008-04-17 | Seiko Instruments Inc | 集積回路 |
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