JPH0346363A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH0346363A JPH0346363A JP1182891A JP18289189A JPH0346363A JP H0346363 A JPH0346363 A JP H0346363A JP 1182891 A JP1182891 A JP 1182891A JP 18289189 A JP18289189 A JP 18289189A JP H0346363 A JPH0346363 A JP H0346363A
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- Japan
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- polysilicon
- memory device
- semiconductor memory
- manufacturing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（上 高密度かつ大容量な半導体記憶装置の製造
方法に関するものであも 従来の技術 従来 電荷蓄積電極にポリシリコンを用（＼ これをト
ランスファゲート上方あるいはビットライン上方に形成
する形式の半導体記憶装置（スタック型ＤＲＡＭ）の製
造方法において（友 電荷蓄積電極の加工は、フォトレ
ジストマスクを用いた異方性エツチングによって実現さ
れていた。そのためフォトレジストの加工限界により隣
合う電荷蓄積電極の間隔が規定され、ストレージ・ノー
ド電極面積が小さく抑えられていた。第５図に、ビット
ライン上方に電荷蓄積電極をおく形式の場合の従来例を
示す。１はシリコン基板、２はソース・ドレイン拡散層
、３はトランスファゲート、４はビットライン、５は眉
間絶縁膜、６は蓄積電極ポリシリコン、８は容量絶縁膜
、９は電位固定電極をそれぞれ示す。
方法に関するものであも 従来の技術 従来 電荷蓄積電極にポリシリコンを用（＼ これをト
ランスファゲート上方あるいはビットライン上方に形成
する形式の半導体記憶装置（スタック型ＤＲＡＭ）の製
造方法において（友 電荷蓄積電極の加工は、フォトレ
ジストマスクを用いた異方性エツチングによって実現さ
れていた。そのためフォトレジストの加工限界により隣
合う電荷蓄積電極の間隔が規定され、ストレージ・ノー
ド電極面積が小さく抑えられていた。第５図に、ビット
ライン上方に電荷蓄積電極をおく形式の場合の従来例を
示す。１はシリコン基板、２はソース・ドレイン拡散層
、３はトランスファゲート、４はビットライン、５は眉
間絶縁膜、６は蓄積電極ポリシリコン、８は容量絶縁膜
、９は電位固定電極をそれぞれ示す。
発明が解決しようとする課題
第５図中のＬで示す間隔がフォトレジストマスク形成の
フォトの解像限界で制限され微細記憶装置の縮小限界を
決める大きな要因となっていた。
フォトの解像限界で制限され微細記憶装置の縮小限界を
決める大きな要因となっていた。
蓄積電荷量は電極面積に比例するため、フォト解像限界
で制限されていた。本発明は、従来フォトレジストの加
工寸法で制限されていた最小パターン間隔を縮小し、蓄
積電極面積を拡大し、蓄積電荷量を増大できる半導体記
憶装置の製造方法を提供することを目的とする。
で制限されていた。本発明は、従来フォトレジストの加
工寸法で制限されていた最小パターン間隔を縮小し、蓄
積電極面積を拡大し、蓄積電荷量を増大できる半導体記
憶装置の製造方法を提供することを目的とする。
課題を解決するための手段
本発明は、上述の課題を解決するため、フォトレジスト
をマスクとして一旦ポリシリコン電極を加工し、その後
全面にポリシリコンを堆積し、その後全面異方性エッチ
を行って段差部に制御された膜厚のポリシリコンを残す
ものである。
をマスクとして一旦ポリシリコン電極を加工し、その後
全面にポリシリコンを堆積し、その後全面異方性エッチ
を行って段差部に制御された膜厚のポリシリコンを残す
ものである。
作用
本発明は、上記手段によ゛リポリシリコン電極の面積を
フォトレジストマスク形成のフォトの解像限界以上に拡
大することができ、その分蓄積電荷量を増大させること
ができる。
フォトレジストマスク形成のフォトの解像限界以上に拡
大することができ、その分蓄積電荷量を増大させること
ができる。
実施例
第１図は、本発明の一実施例を示すもので、ビットライ
ン上方にポリシリコン電荷蓄積電極を置いた場合のＤＲ
ＡＭセルの断面図である。以下第１図を用いて本発明の
詳細な説明する。１はシリコン基板、２はソース・ドレ
イン拡散層、３はトランスファゲート、４はビットライ
ン、５は層間絶縁膜、６は蓄積電極ポリシリコンＡ１７
は蓄積電極ポリシリコン８１８は容量絶縁膜、９は電位
固定電極である。本発明は、蓄積電極ポリシリコンロ、
７の形成を特徴とするものであり、その詳細を第３図を
用いて説明する。第３図（ａ）で、基板側より層間絶縁
膜５の層までは公知の方法によって形成し、その後ポリ
シリコン電極Ａ（６）を堆積し、フォトレジスト（１２
）によりパターン出しする。レジスト（１２）を除去し
た後、再び全面にポリシリコン７を所定の膜厚だけ堆積
しく第３図（ｂ））、このポリシリコン７を全面エツチ
ングしく第３図（Ｃ）） 、 ポリシリコンロの段差
部にのみポリシリコン７を残す。この工程において、ポ
リシリコンロと７の間の導電性を保つことが必要であり
、ポリシリコンロの表面に熱酸化膜が成長しない条件で
ポリシリコン７を堆積する。このような工程を経て第１
図に示すＤＲＡＭが実現される。現在、−膜内な１６Ｍ
ＤＲＡＭ用スタックセルの蓄積電極は約２μ譜×１．５
μｍであり、最小間隔は０．６８ｍである。
ン上方にポリシリコン電荷蓄積電極を置いた場合のＤＲ
ＡＭセルの断面図である。以下第１図を用いて本発明の
詳細な説明する。１はシリコン基板、２はソース・ドレ
イン拡散層、３はトランスファゲート、４はビットライ
ン、５は層間絶縁膜、６は蓄積電極ポリシリコンＡ１７
は蓄積電極ポリシリコン８１８は容量絶縁膜、９は電位
固定電極である。本発明は、蓄積電極ポリシリコンロ、
７の形成を特徴とするものであり、その詳細を第３図を
用いて説明する。第３図（ａ）で、基板側より層間絶縁
膜５の層までは公知の方法によって形成し、その後ポリ
シリコン電極Ａ（６）を堆積し、フォトレジスト（１２
）によりパターン出しする。レジスト（１２）を除去し
た後、再び全面にポリシリコン７を所定の膜厚だけ堆積
しく第３図（ｂ））、このポリシリコン７を全面エツチ
ングしく第３図（Ｃ）） 、 ポリシリコンロの段差
部にのみポリシリコン７を残す。この工程において、ポ
リシリコンロと７の間の導電性を保つことが必要であり
、ポリシリコンロの表面に熱酸化膜が成長しない条件で
ポリシリコン７を堆積する。このような工程を経て第１
図に示すＤＲＡＭが実現される。現在、−膜内な１６Ｍ
ＤＲＡＭ用スタックセルの蓄積電極は約２μ譜×１．５
μｍであり、最小間隔は０．６８ｍである。
この方法を用いて片側０．２μ園拡大し、最小間隔を０
．２μ朧にすると、電極は２．４μ■Ｘ１．９μｍとな
り約５０％の平面積の増加となる。また側壁面積も２０
％増大する。さらに、第４図に示すように、第３図で示
スポリシリコンＡ（６）にドーピングされたポリシリコ
ン（第４図中の１０）を用い、ポリシリコンＢ（７）に
ノンドープのポリシリコンを用い（第４図中の１１）、
第３図（Ｃ）と同様の加工の後、ドープされたポリシリ
コンｌＯを選択的にエッチパックしく第４図）、段差に
よる表面積の増大１３を図ることができる。この実施例
によるＤＲＡＭセルの断面を第２図に示す。第２図に示
す上記構造をポリシリコンＨの代わりに、高融点金属シ
リサイドを用い、ポリシリコンＡ（第３図中の６）を選
択的にエッチパックすることにより実現することもでき
る。
．２μ朧にすると、電極は２．４μ■Ｘ１．９μｍとな
り約５０％の平面積の増加となる。また側壁面積も２０
％増大する。さらに、第４図に示すように、第３図で示
スポリシリコンＡ（６）にドーピングされたポリシリコ
ン（第４図中の１０）を用い、ポリシリコンＢ（７）に
ノンドープのポリシリコンを用い（第４図中の１１）、
第３図（Ｃ）と同様の加工の後、ドープされたポリシリ
コンｌＯを選択的にエッチパックしく第４図）、段差に
よる表面積の増大１３を図ることができる。この実施例
によるＤＲＡＭセルの断面を第２図に示す。第２図に示
す上記構造をポリシリコンＨの代わりに、高融点金属シ
リサイドを用い、ポリシリコンＡ（第３図中の６）を選
択的にエッチパックすることにより実現することもでき
る。
このような方法により、スタックセルの蓄積電極周囲に
、ポリシリコンの突起を設け、突起の高さが０．２μｍ
とする。突起を設けない場合に同じ容量を得るためには
、突起の最上端よりさらに０．２μｍ厚くする必要があ
る。このような厚い容量電極を用いると後の配線工程を
困難なものになる。本発明によれば、容量電極をうずく
保ったまま、容量を増大できる。
、ポリシリコンの突起を設け、突起の高さが０．２μｍ
とする。突起を設けない場合に同じ容量を得るためには
、突起の最上端よりさらに０．２μｍ厚くする必要があ
る。このような厚い容量電極を用いると後の配線工程を
困難なものになる。本発明によれば、容量電極をうずく
保ったまま、容量を増大できる。
発明の効果
以上の説明から明らかなように 本発明によると電荷蓄
積電極ポリシリコン表面積をポリシリコン、あるいはシ
リサイドの段差部残りによって拡大することができ、Ｄ
ＲＡＭの蓄積容量を増大させることが可能で、実用的に
きわめて有用である。
積電極ポリシリコン表面積をポリシリコン、あるいはシ
リサイドの段差部残りによって拡大することができ、Ｄ
ＲＡＭの蓄積容量を増大させることが可能で、実用的に
きわめて有用である。
第１図及び第２図は本発明の実施例におけるＤＲＡＭセ
ルの断面は 第３図は第１図に示すＤＲＡＭセルを作成
する工程断面は 第４図は第２図に示すＤＲＡＭセルを
作成する工程断面は 第５図は従来のＤＲＡＭセルの断
面図であも６・・・・蓄積電極ポリシリコンＡ、 ７・
・・・蓄積電極ポリシリコンＢ、８・・・・容量絶縁［
９・・・・電位固定型Ｋ １０・・・・ドープされた
ポリシリコン、１１・・・・ノンドープのポリシリコン
、１３・・・・段差による表面積の増光
ルの断面は 第３図は第１図に示すＤＲＡＭセルを作成
する工程断面は 第４図は第２図に示すＤＲＡＭセルを
作成する工程断面は 第５図は従来のＤＲＡＭセルの断
面図であも６・・・・蓄積電極ポリシリコンＡ、 ７・
・・・蓄積電極ポリシリコンＢ、８・・・・容量絶縁［
９・・・・電位固定型Ｋ １０・・・・ドープされた
ポリシリコン、１１・・・・ノンドープのポリシリコン
、１３・・・・段差による表面積の増光
Claims (3)
- （１）電荷蓄積電極にポリシリコンを用い、これをトラ
ンスファゲート上方あるいはビットライン上方に形成す
る形式の半導体記憶装置の製造方法において、フォトレ
ジストをマスクにする第１のポリシリコンのドライエッ
チの後、再び全面に第２のポリシリコンを堆積し、さら
に前記第２のポリシリコンの全面異方性エッチを行って
、前記第１のポリシリコンの段差部に前記第２のポリシ
リコンを残すことにより、ポリシリコン電荷蓄積電極の
平面積を大きくすることを特徴とする半導体記憶装置の
製造方法。 - （２）第１のポリシリコンにドープされたポリシリコン
を、第２のポリシリコンにドープされないポリシリコン
をそれぞれ用い、前記第２のポリシリコンの全面異方性
エッチを施した後、前記ドープされたポリシリコンを選
択的にエッチングして膜厚を薄くし、前記ドープされな
いポリシリコンを突起させ蓄積電極の表面積を増大させ
ることを特徴とする特許請求の範囲第１項記載の半導体
記憶装置の製造方法。 - （３）第２のポリシリコンの代わりに 高融点金属シリ
サイドを用い、その高融点金属シリサイドの全面異方性
エッチの処理後第１のポリシリコンを選択的にエッチパ
ックし、前記高融点金属シリサイド部を突起させ蓄積、
電極表面積を増大させる特許請求の範囲第１項記載の半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182891A JPH0346363A (ja) | 1989-07-14 | 1989-07-14 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182891A JPH0346363A (ja) | 1989-07-14 | 1989-07-14 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346363A true JPH0346363A (ja) | 1991-02-27 |
Family
ID=16126207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1182891A Pending JPH0346363A (ja) | 1989-07-14 | 1989-07-14 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346363A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0364068A (ja) * | 1989-08-02 | 1991-03-19 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH08204150A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体装置およびその製造方法 |
| JP2004111891A (ja) * | 2002-09-19 | 2004-04-08 | Anam Semiconductor Inc | スプリットゲートフラッシュメモリセル及びその製造方法 |
-
1989
- 1989-07-14 JP JP1182891A patent/JPH0346363A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0364068A (ja) * | 1989-08-02 | 1991-03-19 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH08204150A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体装置およびその製造方法 |
| JP2004111891A (ja) * | 2002-09-19 | 2004-04-08 | Anam Semiconductor Inc | スプリットゲートフラッシュメモリセル及びその製造方法 |
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