JPH0346365A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0346365A JPH0346365A JP1183214A JP18321489A JPH0346365A JP H0346365 A JPH0346365 A JP H0346365A JP 1183214 A JP1183214 A JP 1183214A JP 18321489 A JP18321489 A JP 18321489A JP H0346365 A JPH0346365 A JP H0346365A
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- Japan
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- oxide film
- interval
- gate electrodes
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に半導体集積回路に関し、
さらに詳しくはＭ ＯＳ ＋−ランジスタの改良に関す
るものである。
さらに詳しくはＭ ＯＳ ＋−ランジスタの改良に関す
るものである。
第２図（ａ）〜（ｆ）は、従来構造の半導体装置を得る
ための形成工程を示す断面図である。第２図（ａ）は、
ｐ型半導体基板１上に分離酸化膜２およびゲート酸化膜
３を形成したものであり、第２図（ｂ）では、分離酸化
ｌ！２およびゲート酸化膜３上に、ポリシリコン４およ
び高融点金属５が被着されており、第２図（Ｃ）では、
高融点金属５およびポリシリコン４が写真製版後、ＲＩ
Ｅ法にてエツチングされ、ｎ型不純物（Ｐ）６が注入さ
れている。第２図（ｄ）では、分離酸化膜２゜ゲート酸
化膜３および高融点金属５上に、酸化膜がＣＶＤ法によ
りデボジシシンされ、次にＲＩＥ法によりエッチパック
されて、高融点金属５およびポリシリコン４の側壁にの
み酸化ｙＡ７が残っている。第２図（ｅ）では、さらに
ｎ型不純物（Ａ ｓ ）８が注入され、第２図（ｆ）で
は熱処理によりＰ６およびＡｓ８が拡散され、ｎ＋拡散
層９およびｎ−拡散層１０が形成されていることを示し
ている。
ための形成工程を示す断面図である。第２図（ａ）は、
ｐ型半導体基板１上に分離酸化膜２およびゲート酸化膜
３を形成したものであり、第２図（ｂ）では、分離酸化
ｌ！２およびゲート酸化膜３上に、ポリシリコン４およ
び高融点金属５が被着されており、第２図（Ｃ）では、
高融点金属５およびポリシリコン４が写真製版後、ＲＩ
Ｅ法にてエツチングされ、ｎ型不純物（Ｐ）６が注入さ
れている。第２図（ｄ）では、分離酸化膜２゜ゲート酸
化膜３および高融点金属５上に、酸化膜がＣＶＤ法によ
りデボジシシンされ、次にＲＩＥ法によりエッチパック
されて、高融点金属５およびポリシリコン４の側壁にの
み酸化ｙＡ７が残っている。第２図（ｅ）では、さらに
ｎ型不純物（Ａ ｓ ）８が注入され、第２図（ｆ）で
は熱処理によりＰ６およびＡｓ８が拡散され、ｎ＋拡散
層９およびｎ−拡散層１０が形成されていることを示し
ている。
従来のＳＲＡＭ、特にメモリセルのメモリトランジスタ
は、以上のような構造のトランジスタで構成されており
、高濃度のＡｓの注入時に半導体基板１におこるダメー
ジが結晶欠陥を引き起こし、低温におけるリーク不良の
原因となっていた。
は、以上のような構造のトランジスタで構成されており
、高濃度のＡｓの注入時に半導体基板１におこるダメー
ジが結晶欠陥を引き起こし、低温におけるリーク不良の
原因となっていた。
この発明は、上記のような問題点を解消するためになさ
れたもので、ＳＲＡＭ特有のリーク不良の少ない半導体
装置を得ることを目的とする。
れたもので、ＳＲＡＭ特有のリーク不良の少ない半導体
装置を得ることを目的とする。
この発明に係る半導体装置は、半導体基板上に分離酸化
膜が形成され、かつポリシリコン、またはポリシリコン
と高融点金属の２層のゲート電極が所定間隔で形成され
、ゲート電極と分離酸化膜をマスクにして注入された低
濃度の不純物による拡散層と、分離酸化膜とゲート電極
およびこのゲート電極の側壁に形成された酸化膜とをマ
スクにして注入された高濃度の不純物による拡散層の２
層からなるソース部と、低濃度の不純物による拡散層か
らなり、ゲート電極間隔が側壁の酸化膜幅の２倍より小
さい間隔を有する共通のドレイン部を備えたものである
。
膜が形成され、かつポリシリコン、またはポリシリコン
と高融点金属の２層のゲート電極が所定間隔で形成され
、ゲート電極と分離酸化膜をマスクにして注入された低
濃度の不純物による拡散層と、分離酸化膜とゲート電極
およびこのゲート電極の側壁に形成された酸化膜とをマ
スクにして注入された高濃度の不純物による拡散層の２
層からなるソース部と、低濃度の不純物による拡散層か
らなり、ゲート電極間隔が側壁の酸化膜幅の２倍より小
さい間隔を有する共通のドレイン部を備えたものである
。
この発明においては、メモリトランジスタのｎ＋拡ｆＩ
１層を形成するＡｓ注入をドレイン側のみ省略したこと
により、結晶欠陥が減少し、低温リーク不良が低減する
。
１層を形成するＡｓ注入をドレイン側のみ省略したこと
により、結晶欠陥が減少し、低温リーク不良が低減する
。
第１図（ａ）〜（ｆ）はこの発明の一実施例による半導
体装置を得るための形成工程を示す断面図である。
体装置を得るための形成工程を示す断面図である。
第１図（ａ）ではｐ型半導体基板１上に、分離酸化膜２
およびゲート酸化膜３が選択的に形成されており、第１
図（ｂ）では分離酸化膜２およびゲート酸化膜３上にポ
リシリコン４がＣＶＤ法によりデポジションされ、ポリ
シリコン４上に高融点金属５がスパッタ法により被着さ
れている。第１図（ｅ）ではポリシリコン４および高融
点金属５が写真製版後、エツチングされ、デーｌ−電極
が選択的に形成され、さらにｎ型不純物（Ｐ）６が分離
酸化膜２およびゲート電極をマスクにして注入されてい
る（注入量は２Ｘ１０”ａｍ−”〜５×１０”ａｍ−’
）。第１図（ｄ）では分離酸化膜２゜ゲート酸化膜３お
よび高融点金属５上にＣＶＤ法により酸化膜を形成し、
ＲＩＥ法によりエッチバックし、ポリシリコン４および
高融点金属５の側壁にのみ酸化膜７を残している。この
時、ゲート電極のドレイン側は酸化膜７が８００Ｘ以上
残るように、すなわち、ゲート電極間隔を、側壁１ζ形
成される酸化膜７の２倍より小さい間隔に第１図（０）
の写真製版時にゲート電極間隔を設定しておく。第１図
（ｅ）ではｎ型不純物（Ａｓ）９が注入されている（注
入量はｌＸｌ０”ｃｎｎ−”〜６ＸＩＯ”Ｃｍ−”程度
である）トランジスタのドレイン側は酸化膜７の残膜に
よりＡｓ８は注入されない。第１図（ｆ）では熱処理に
より、Ｐ６およびＡｓ９を拡散し、トランジスタのドレ
イン側はｎ−拡散層１０で、ソース側はｎ−拡散層１０
とｎ＋拡散層９の２層構造となっている。
およびゲート酸化膜３が選択的に形成されており、第１
図（ｂ）では分離酸化膜２およびゲート酸化膜３上にポ
リシリコン４がＣＶＤ法によりデポジションされ、ポリ
シリコン４上に高融点金属５がスパッタ法により被着さ
れている。第１図（ｅ）ではポリシリコン４および高融
点金属５が写真製版後、エツチングされ、デーｌ−電極
が選択的に形成され、さらにｎ型不純物（Ｐ）６が分離
酸化膜２およびゲート電極をマスクにして注入されてい
る（注入量は２Ｘ１０”ａｍ−”〜５×１０”ａｍ−’
）。第１図（ｄ）では分離酸化膜２゜ゲート酸化膜３お
よび高融点金属５上にＣＶＤ法により酸化膜を形成し、
ＲＩＥ法によりエッチバックし、ポリシリコン４および
高融点金属５の側壁にのみ酸化膜７を残している。この
時、ゲート電極のドレイン側は酸化膜７が８００Ｘ以上
残るように、すなわち、ゲート電極間隔を、側壁１ζ形
成される酸化膜７の２倍より小さい間隔に第１図（０）
の写真製版時にゲート電極間隔を設定しておく。第１図
（ｅ）ではｎ型不純物（Ａｓ）９が注入されている（注
入量はｌＸｌ０”ｃｎｎ−”〜６ＸＩＯ”Ｃｍ−”程度
である）トランジスタのドレイン側は酸化膜７の残膜に
よりＡｓ８は注入されない。第１図（ｆ）では熱処理に
より、Ｐ６およびＡｓ９を拡散し、トランジスタのドレ
イン側はｎ−拡散層１０で、ソース側はｎ−拡散層１０
とｎ＋拡散層９の２層構造となっている。
以上説明したように、この発明は、半導体基板上に分離
酸化膜が形成され、かつポリシリコン。
酸化膜が形成され、かつポリシリコン。
またはポリシリコンと高融点金属の２層のゲート電極が
所定間隔で形成され、ゲート電極と分離酸化膜をマスク
にして注入された低濃度の不純物による拡散層と、分離
酸化膜とゲート電極およびこのゲート電極の側壁に形成
された酸化膜とをマスクにして注入された高濃度の不純
物による拡散層の２層からなるソース部と、低濃度の不
純物による拡散層からなり、ゲート電極間隔が側壁の酸
化膜幅の２倍より小さい間隔を有する共通のドレイン部
を備えたので、酸化膜の側壁でドレイン側のＡｓ注入が
マスクされる。したがって、半導体基板へのダメージが
防止されるので、安価で、しかも精度の高い半導体装置
が得られる効果がある。
所定間隔で形成され、ゲート電極と分離酸化膜をマスク
にして注入された低濃度の不純物による拡散層と、分離
酸化膜とゲート電極およびこのゲート電極の側壁に形成
された酸化膜とをマスクにして注入された高濃度の不純
物による拡散層の２層からなるソース部と、低濃度の不
純物による拡散層からなり、ゲート電極間隔が側壁の酸
化膜幅の２倍より小さい間隔を有する共通のドレイン部
を備えたので、酸化膜の側壁でドレイン側のＡｓ注入が
マスクされる。したがって、半導体基板へのダメージが
防止されるので、安価で、しかも精度の高い半導体装置
が得られる効果がある。
第１図はこの発明の一実施例による半導体装置を得るた
めの形成工程断面図、第２図は従来の半導体装置を得る
ための形成工程を示す断面図である。 図において、１はＰ型半導体基板、２は分離酸化膜、３
はゲート酸化膜、４はポリシリコン、５は高融点金属、
６はｎ型不純物である（Ｐ） 、７は酸化膜、８はｎ型
不純物（Ａｓ） ９はｎ＋拡散層、１０はｎ−拡散層
を示す。 なお、各図中の同一符号は同一または相当部分を示す。
めの形成工程断面図、第２図は従来の半導体装置を得る
ための形成工程を示す断面図である。 図において、１はＰ型半導体基板、２は分離酸化膜、３
はゲート酸化膜、４はポリシリコン、５は高融点金属、
６はｎ型不純物である（Ｐ） 、７は酸化膜、８はｎ型
不純物（Ａｓ） ９はｎ＋拡散層、１０はｎ−拡散層
を示す。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 半導体基板上に分離酸化膜が形成され、かつポリシリ
コン、またはポリシリコンと高融点金属の２層のゲート
電極が所定間隔で形成され、前記ゲート電極と分離酸化
膜をマスクにして注入された低濃度の不純物による拡散
層と、前記分離酸化膜と前記ゲート電極およびこのゲー
ト電極の側壁に形成された酸化膜とをマスクにして注入
された高濃度の不純物による拡散層の２層からなるソー
ス部と、前記低濃度の不純物による拡散層からなり、前
記ゲート電極間隔が前記側壁の酸化膜幅の２倍より小さ
い間隔を有する共通のドレイン部を備えたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183214A JPH0346365A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183214A JPH0346365A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346365A true JPH0346365A (ja) | 1991-02-27 |
Family
ID=16131778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183214A Pending JPH0346365A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346365A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339237B1 (en) | 1998-12-21 | 2002-01-15 | Kabushiki Kaisha Toshiba | Semiconductor device having a memory cell region and peripheral circuit region and method of manufacturing the same |
| US6545325B2 (en) | 1999-07-15 | 2003-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and fabrication method thereof |
| EP0899785A3 (en) * | 1997-08-29 | 2004-09-01 | Texas Instruments Incorporated | Fabrication method for DRAM cell array |
| EP0862208A3 (en) * | 1997-02-27 | 2004-09-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1989
- 1989-07-14 JP JP1183214A patent/JPH0346365A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0862208A3 (en) * | 1997-02-27 | 2004-09-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| EP0899785A3 (en) * | 1997-08-29 | 2004-09-01 | Texas Instruments Incorporated | Fabrication method for DRAM cell array |
| US6339237B1 (en) | 1998-12-21 | 2002-01-15 | Kabushiki Kaisha Toshiba | Semiconductor device having a memory cell region and peripheral circuit region and method of manufacturing the same |
| US6551882B2 (en) | 1998-12-21 | 2003-04-22 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method permitting suppression of leak current through the PN junction |
| US6545325B2 (en) | 1999-07-15 | 2003-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and fabrication method thereof |
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