JPH0347193B2 - - Google Patents
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- Publication number
- JPH0347193B2 JPH0347193B2 JP1871484A JP1871484A JPH0347193B2 JP H0347193 B2 JPH0347193 B2 JP H0347193B2 JP 1871484 A JP1871484 A JP 1871484A JP 1871484 A JP1871484 A JP 1871484A JP H0347193 B2 JPH0347193 B2 JP H0347193B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- voltage power
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000009977 dual effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は二電源駆動形の印字素子駆動用集積回
路に関し、特に、サーマルヘツドの如き印字素子
を二電源方式の駆動用集積回路（以下単に駆動用
ICと云う）において、低電圧源がオフとなつて
ロジツク回路の作動が停止した場合に、高電圧源
によつて駆動される、印字素子駆動用出力トラン
ジスタがオフとなり、印字素子が誤動作を行なう
のを防止するようにした、印字素子駆動用集積回
路に関する。
路に関し、特に、サーマルヘツドの如き印字素子
を二電源方式の駆動用集積回路（以下単に駆動用
ICと云う）において、低電圧源がオフとなつて
ロジツク回路の作動が停止した場合に、高電圧源
によつて駆動される、印字素子駆動用出力トラン
ジスタがオフとなり、印字素子が誤動作を行なう
のを防止するようにした、印字素子駆動用集積回
路に関する。
従来用いられている、二電源駆動形の印字素子
用駆動ICは、低電圧源からの電力により作動す
るロジツク回路と、該ロジツク回路からの出力に
応答し、高電圧源からの電力により作動する出力
トランジスタとを備えて構成されている。従つ
て、ロジツク回路に供給されている低電圧電源が
オフ状態になると、出力トランジスタが無制御状
態となり、印字誤りを生じるばかりではなく、出
力トランジスタの導通状態が長い時間続くと、印
字素子が過熱状態となり、印字素子が破壊される
に至る等の欠点を有していた。
用駆動ICは、低電圧源からの電力により作動す
るロジツク回路と、該ロジツク回路からの出力に
応答し、高電圧源からの電力により作動する出力
トランジスタとを備えて構成されている。従つ
て、ロジツク回路に供給されている低電圧電源が
オフ状態になると、出力トランジスタが無制御状
態となり、印字誤りを生じるばかりではなく、出
力トランジスタの導通状態が長い時間続くと、印
字素子が過熱状態となり、印字素子が破壊される
に至る等の欠点を有していた。
本発明は、以上のような欠点をすみやかに除去
するための極めて効果的な手段を提供することを
目的とするものであり、低電圧電源から電力の供
給を受けて作動するロジツク回路と、印字素子に
流れる電流を制御するための出力トランジスタ
と、高電圧電源に接続され上記ロジツク回路から
の出力信号に応答して上記出力信号のレベルを上
記出力トランジスタ駆動用のレベルにシフトする
レベルシフト回路とを備えた二電源駆動形の印字
素子駆動用集積回路において、上記ロジツク回路
と上記レベルシフト回路との間に設けられ上記ロ
ジツク回路の出力信号が低レベルの場合に上記出
力トランジスタをオフとするレベルの信号を出力
するゲート回路と、該ゲート回路に上記低電圧電
源から電力を供給するため該ゲート回路と上記低
電圧電源との間に接続されたダイオードと、上記
ゲート回路に上記高電圧電源から所要のスタンバ
イ電流を供給するため上記ゲート回路と上記高電
圧電源との間に接続された抵抗素子とを備え、低
電圧電源が不動作状態となつた場合に、上記抵抗
素子を介して、高電圧電源より上記ゲート回路に
流れるスタンバイ電流によつて上記ゲート回路の
作動を確保し、低電圧電源の出力が零になること
により生じるロジツク回路の低レベル出力に応答
して上記出力トランジスタをオフとする構成であ
る。以下、図示の実施例により本発明を詳細に説
明する。
するための極めて効果的な手段を提供することを
目的とするものであり、低電圧電源から電力の供
給を受けて作動するロジツク回路と、印字素子に
流れる電流を制御するための出力トランジスタ
と、高電圧電源に接続され上記ロジツク回路から
の出力信号に応答して上記出力信号のレベルを上
記出力トランジスタ駆動用のレベルにシフトする
レベルシフト回路とを備えた二電源駆動形の印字
素子駆動用集積回路において、上記ロジツク回路
と上記レベルシフト回路との間に設けられ上記ロ
ジツク回路の出力信号が低レベルの場合に上記出
力トランジスタをオフとするレベルの信号を出力
するゲート回路と、該ゲート回路に上記低電圧電
源から電力を供給するため該ゲート回路と上記低
電圧電源との間に接続されたダイオードと、上記
ゲート回路に上記高電圧電源から所要のスタンバ
イ電流を供給するため上記ゲート回路と上記高電
圧電源との間に接続された抵抗素子とを備え、低
電圧電源が不動作状態となつた場合に、上記抵抗
素子を介して、高電圧電源より上記ゲート回路に
流れるスタンバイ電流によつて上記ゲート回路の
作動を確保し、低電圧電源の出力が零になること
により生じるロジツク回路の低レベル出力に応答
して上記出力トランジスタをオフとする構成であ
る。以下、図示の実施例により本発明を詳細に説
明する。
図面には、本発明による印字素子駆動用ICの
一実施が示されている。印字素子駆動用IC１は、
低電圧電源２から出力される低電圧E1と、高電
圧電源３から出力される高電圧E2とにより駆動
され、出力端子４、乃至４ｎと、印字用高圧電源
５との間に夫々接続されているサーマルヘツド６
１乃至６ｎを、選択的に加熱するよう駆動するた
めのものである。
一実施が示されている。印字素子駆動用IC１は、
低電圧電源２から出力される低電圧E1と、高電
圧電源３から出力される高電圧E2とにより駆動
され、出力端子４、乃至４ｎと、印字用高圧電源
５との間に夫々接続されているサーマルヘツド６
１乃至６ｎを、選択的に加熱するよう駆動するた
めのものである。
このため、印字素子駆動用IC１は、低電圧電
源２により駆動されるロジツク回路７を有し、ロ
ジツク回路７からのｎ本の出力線７1，７2，…７
ｎに夫々現われる低電圧論理出力は、出力部８1
乃至８ｎに入力される。図面では、出力部８1の
みの構成が示されているが、他の出力部の構成も
全く同様であり、以下、出力部８1について説明
する。
源２により駆動されるロジツク回路７を有し、ロ
ジツク回路７からのｎ本の出力線７1，７2，…７
ｎに夫々現われる低電圧論理出力は、出力部８1
乃至８ｎに入力される。図面では、出力部８1の
みの構成が示されているが、他の出力部の構成も
全く同様であり、以下、出力部８1について説明
する。
出力部８1は、サーマルヘツド６1を駆動制御す
るための出力トランジスタ９を備えており、出力
トランジスタ９のドレイン−ソース回路が出力端
子４1とアースとの間に接続されている。この出
力トランジスタ９のオン、オフ制御を、ロジツク
回路７の出力線７1から出力される低電圧論理出
力のレベルに応答して行なわせしめるため、出力
線７1からの出力は、後述するゲート回路１０を
介して、レベルシフト回路１１に入力されてい
る。
るための出力トランジスタ９を備えており、出力
トランジスタ９のドレイン−ソース回路が出力端
子４1とアースとの間に接続されている。この出
力トランジスタ９のオン、オフ制御を、ロジツク
回路７の出力線７1から出力される低電圧論理出
力のレベルに応答して行なわせしめるため、出力
線７1からの出力は、後述するゲート回路１０を
介して、レベルシフト回路１１に入力されてい
る。
レベルシフト回路１１には、高電圧電源３から
５の高電圧E2が供給されており、ゲート回路１
０を介して入力される低電圧論理出力のレベルに
応答して、該低電圧論理出力のレベルに応じた、
出力トランジスタ９を充分駆動することができ
る、高電圧論理出力を、ゲート駆動電圧VGとし
て出力する。即ち、レベルシフト回路１１は、ロ
ジツク回路７から出力される信号を、出力トラン
ジスタ９を充分に駆動しうる高レベルのゲート駆
動信号にレベルシフトする。そして、図示の実施
例では、レベルシフト回路１１は、入力側のレベ
ルが「０」の場合に、出力側のレベルが高電圧
E2にほぼ等しいレベルの高レベル状態となり、
入力側のレベルが「１」の場合に、出力側のレベ
ルがほぼアース電位に等しい低レベル状態となる
ように構成されている。
５の高電圧E2が供給されており、ゲート回路１
０を介して入力される低電圧論理出力のレベルに
応答して、該低電圧論理出力のレベルに応じた、
出力トランジスタ９を充分駆動することができ
る、高電圧論理出力を、ゲート駆動電圧VGとし
て出力する。即ち、レベルシフト回路１１は、ロ
ジツク回路７から出力される信号を、出力トラン
ジスタ９を充分に駆動しうる高レベルのゲート駆
動信号にレベルシフトする。そして、図示の実施
例では、レベルシフト回路１１は、入力側のレベ
ルが「０」の場合に、出力側のレベルが高電圧
E2にほぼ等しいレベルの高レベル状態となり、
入力側のレベルが「１」の場合に、出力側のレベ
ルがほぼアース電位に等しい低レベル状態となる
ように構成されている。
ゲート回路１０は、低電圧電源に何らかの障害
が生じて、ロジツク回路７が不動作状態となつた
場合、サーマルヘツドが無制御状態となり、誤印
字動作をするのを防止するために設けられたもの
であり、ゲート回路１０には、ダイオード１２を
介して低電圧E1が供給されると共に、抵抗器１
３を介して高電圧E2が供給される構成となつて
いる。抵抗器１３の抵抗値は、ゲート回路１３が
作動するに足るだけのスタンバイ電流が高電圧電
源３より流入するように定められている。
が生じて、ロジツク回路７が不動作状態となつた
場合、サーマルヘツドが無制御状態となり、誤印
字動作をするのを防止するために設けられたもの
であり、ゲート回路１０には、ダイオード１２を
介して低電圧E1が供給されると共に、抵抗器１
３を介して高電圧E2が供給される構成となつて
いる。抵抗器１３の抵抗値は、ゲート回路１３が
作動するに足るだけのスタンバイ電流が高電圧電
源３より流入するように定められている。
従つて、低電圧電源２が正常に作動している場
合、ゲート回路１０には、低電圧E1がダイオー
ド１２を介して印加され、これによりゲート回路
１０が作動する。図示の実施例では、ゲート回路
１０はインバータ素子で構成されており、出力線
７1のレベルが「Ｈ」となると、出力トランジス
タ９がオンとなり、サーマルヘツド６1が通電さ
れることとなる。一方、低電圧電源２に障害が生
じ、低電圧E1の供給が停止された場合には、高
電圧電源３から抵抗器１３を介してスタンバイ電
流がゲート回路１０に流れ、これにより、低電圧
電源２が障害を起しても、ゲート回路１０の作動
が確保される。
合、ゲート回路１０には、低電圧E1がダイオー
ド１２を介して印加され、これによりゲート回路
１０が作動する。図示の実施例では、ゲート回路
１０はインバータ素子で構成されており、出力線
７1のレベルが「Ｈ」となると、出力トランジス
タ９がオンとなり、サーマルヘツド６1が通電さ
れることとなる。一方、低電圧電源２に障害が生
じ、低電圧E1の供給が停止された場合には、高
電圧電源３から抵抗器１３を介してスタンバイ電
流がゲート回路１０に流れ、これにより、低電圧
電源２が障害を起しても、ゲート回路１０の作動
が確保される。
以上の構成によると、低電圧電源２が障害を起
し、低電圧E1の供給が停止された場合、ロジツ
ク回路７の各出力線７1，７2，…７ｎのレベルが
「０」となり、これに応答して、ゲート回路１０
が作動し、出力トランジスタ９をオフとする。従
つて、低電圧E1の供給停止によつて、各サーマ
ルヘツド６1乃至６ｎは消勢され、誤印字を行な
うことがない。
し、低電圧E1の供給が停止された場合、ロジツ
ク回路７の各出力線７1，７2，…７ｎのレベルが
「０」となり、これに応答して、ゲート回路１０
が作動し、出力トランジスタ９をオフとする。従
つて、低電圧E1の供給停止によつて、各サーマ
ルヘツド６1乃至６ｎは消勢され、誤印字を行な
うことがない。
本発明によれば、上述の如く、簡単な回路を付
かするだけで、低電圧電源が不動作状態となつて
ロジツク回路が作動しなくなつた場合でも、ゲー
ト回路が別の高電圧電源からの高電圧を利用して
作動をつづけ、出力トランジスタの誤動作を防止
することができるので、印字ミス及び印字素子の
破壊を確実に防止することができる。
かするだけで、低電圧電源が不動作状態となつて
ロジツク回路が作動しなくなつた場合でも、ゲー
ト回路が別の高電圧電源からの高電圧を利用して
作動をつづけ、出力トランジスタの誤動作を防止
することができるので、印字ミス及び印字素子の
破壊を確実に防止することができる。
図は本発明による印字素子駆動用集積回路の一
実施例を示すブロツク図である。 １……印字素子駆動用集積回路、２……低電圧
電源、３……高電圧電源、６1〜６ｎ……サーマ
ルヘツド、７……ロジツク回路、８1〜８ｎ……
出力部、９……出力トランジスタ、１０……ゲー
ト回路、１１……レベルシフト回路、１２……ダ
イオード、１３……抵抗器、E1……低電圧、E2
……高電圧。
実施例を示すブロツク図である。 １……印字素子駆動用集積回路、２……低電圧
電源、３……高電圧電源、６1〜６ｎ……サーマ
ルヘツド、７……ロジツク回路、８1〜８ｎ……
出力部、９……出力トランジスタ、１０……ゲー
ト回路、１１……レベルシフト回路、１２……ダ
イオード、１３……抵抗器、E1……低電圧、E2
……高電圧。
Claims (1)
- １ 低電圧電源から電力の供給を受けて作動する
ロジツク回路と、印字素子に流れる電流を制御す
るための出力トランジスタと、高電圧電源に接続
され前記ロジツク回路からの出力信号に応答して
前記出力信号のレベルを前記出力トランジスタ駆
動用のレベルにシフトするレベルシフト回路とを
備えた二電源駆動形の印字素子駆動用集積回路に
おいて、前記ロジツク回路と前記レベルシフト回
路との間に設けられ前記ロジツク回路の出力信号
が低レベルの場合に前記出力トランジスタをオフ
とするレベルの信号を出力するゲート回路と、該
ゲート回路に前記低電圧電源から電力を供給する
ため該ゲート回路と前記低電圧電源との間に接続
されたダイオードと、前記ゲート回路に前記高電
圧電源から所要のスタンバイ電流を供給するため
前記ゲート回路と前記高電圧電源との間に接続さ
れた抵抗素子とを備えたことを特徴とする印字素
子駆動用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018714A JPS60162667A (ja) | 1984-02-03 | 1984-02-03 | 印字素子駆動用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018714A JPS60162667A (ja) | 1984-02-03 | 1984-02-03 | 印字素子駆動用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60162667A JPS60162667A (ja) | 1985-08-24 |
| JPH0347193B2 true JPH0347193B2 (ja) | 1991-07-18 |
Family
ID=11979323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59018714A Granted JPS60162667A (ja) | 1984-02-03 | 1984-02-03 | 印字素子駆動用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60162667A (ja) |
-
1984
- 1984-02-03 JP JP59018714A patent/JPS60162667A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60162667A (ja) | 1985-08-24 |
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