JPH0347512B2 - - Google Patents
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- Publication number
- JPH0347512B2 JPH0347512B2 JP59156129A JP15612984A JPH0347512B2 JP H0347512 B2 JPH0347512 B2 JP H0347512B2 JP 59156129 A JP59156129 A JP 59156129A JP 15612984 A JP15612984 A JP 15612984A JP H0347512 B2 JPH0347512 B2 JP H0347512B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- write
- write data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 24
- 238000001514 detection method Methods 0.000 claims description 18
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は画像処理装置に使用される画像記憶制
御回路に関する。
御回路に関する。
（従来技術）
通常、メモリ回路には動作モードとして読出し
モード、書込みモード、読出し後書込みモードの
３つの動作モードがある。このメモリ回路を画像
メモリとして使用する場合、画像の重ね合せを可
能とするように、初期化するときのみ全画像メモ
リに「０」を書込み、実際の画像データを書込む
場合は読出し後書込みモードを使用して、書込み
データと読出しデータとの論理和を書込む方法が
採られている。
モード、書込みモード、読出し後書込みモードの
３つの動作モードがある。このメモリ回路を画像
メモリとして使用する場合、画像の重ね合せを可
能とするように、初期化するときのみ全画像メモ
リに「０」を書込み、実際の画像データを書込む
場合は読出し後書込みモードを使用して、書込み
データと読出しデータとの論理和を書込む方法が
採られている。
従来、画像データを画像メモリに書込む場合に
は、書込むデータの内容には関係なく全データを
書込む必要があるため、画像データが白（０）を
基調とする場合でも全画像データを書込むための
時間を必要とし、書込み時間がかかるという欠点
があつた。
は、書込むデータの内容には関係なく全データを
書込む必要があるため、画像データが白（０）を
基調とする場合でも全画像データを書込むための
時間を必要とし、書込み時間がかかるという欠点
があつた。
例えば、32×32ドツトの文字パターンを記憶す
る場合、「−」，「二」のような簡単な文字の場合
には白が殆んどとなつているのに、32×32のドツ
トを全て記憶する必要があつた。
る場合、「−」，「二」のような簡単な文字の場合
には白が殆んどとなつているのに、32×32のドツ
トを全て記憶する必要があつた。
（発明の目的）
本発明の目的は、このような欠点を除去し、書
込みデータの内容が「０」の場合画像メモリへの
書込みをバイパスする動作モードを設けることに
より、画像データの書込み時間を短縮することの
できる画像記憶制御回路を提供することにある。
込みデータの内容が「０」の場合画像メモリへの
書込みをバイパスする動作モードを設けることに
より、画像データの書込み時間を短縮することの
できる画像記憶制御回路を提供することにある。
（発明の構成）
本発明の画像記憶制御回路の構成は、書き換え
可能な記憶回路と、この記憶回路へのアドレスを
一時記憶するアドレスレジスタと、前記記憶回路
から読出した出力データを一時記憶するリードデ
ータレジスタと、前記記憶回路へ書込む入力デー
タを一時記憶するライトデータレジスタと、動作
モードが論理和モードのとき前記リードデータレ
ジスタの出力と前記ライトデータレジスタの出力
との論理和を出力しその動作モードが論理和モー
ドでないときは前記ライトデータレジスタの出力
を出力する論理和回路と、前記ライトデータレジ
スタの内容の所定ビツト数がすべて「０」のとき
零検出信号を発生する零検出回路と、この零検出
信号が出力されない場合はメモリアクセス要求に
対して前記記憶回路に前記論理和回路の出力を書
込み制御信号を発生し前記零検出信号が出力され
ている場合は前記制御信号を発生せずにアクセス
終了信号を出力するタイミング制御回路とを備
え、前記書込みデータが「０」の場合前記記憶回
路への書込みをバイパスすることを特徴とする。
可能な記憶回路と、この記憶回路へのアドレスを
一時記憶するアドレスレジスタと、前記記憶回路
から読出した出力データを一時記憶するリードデ
ータレジスタと、前記記憶回路へ書込む入力デー
タを一時記憶するライトデータレジスタと、動作
モードが論理和モードのとき前記リードデータレ
ジスタの出力と前記ライトデータレジスタの出力
との論理和を出力しその動作モードが論理和モー
ドでないときは前記ライトデータレジスタの出力
を出力する論理和回路と、前記ライトデータレジ
スタの内容の所定ビツト数がすべて「０」のとき
零検出信号を発生する零検出回路と、この零検出
信号が出力されない場合はメモリアクセス要求に
対して前記記憶回路に前記論理和回路の出力を書
込み制御信号を発生し前記零検出信号が出力され
ている場合は前記制御信号を発生せずにアクセス
終了信号を出力するタイミング制御回路とを備
え、前記書込みデータが「０」の場合前記記憶回
路への書込みをバイパスすることを特徴とする。
（実施例）
次に図面を用いて本発明を詳細に説明する。
第１図は本発明の一実施例の画像記憶制御回路
を表わすブロツク図である。本実施例は、記憶回
路１、アドレスレジスタ２、ライトデータレジス
タ３、リードデータレジスタ４、論理和回路５）、
「０」検出回路６、タイミング制御回路７から構
成されている。第２図ａ〜ｊは本実施例の書込み
データが「０」でない場合の動作タイムチヤー
ト、第３図ａ〜ｆは書込みデータが「０」の場合
の動作タイムチヤートである。なお、この動作は
負論理で説明している。
を表わすブロツク図である。本実施例は、記憶回
路１、アドレスレジスタ２、ライトデータレジス
タ３、リードデータレジスタ４、論理和回路５）、
「０」検出回路６、タイミング制御回路７から構
成されている。第２図ａ〜ｊは本実施例の書込み
データが「０」でない場合の動作タイムチヤー
ト、第３図ａ〜ｆは書込みデータが「０」の場合
の動作タイムチヤートである。なお、この動作は
負論理で説明している。
次に第２図によつて書込みデータが「０」でな
い場合の動作を説明する。このときの動作モード
は、入力端子１４からの信号が読出し後書込みモ
ードであり、入力端子１３からの「０」検出可信
号が「１」の「０」検出可モードである。まず、
画像記憶制御回路に画像データを書込む場合、入
力端子１１からのアドレス（第２図ａ）がアドレ
スレジスタ２に、入力端子１２からの書込み（ラ
イト）データ（第２図ｂ）がライトデータレジス
タ３にセツトされた後、入力端子１６からのアク
セス要求信号（第２図ｃ）が与えられる。このラ
イトデータレジスタ３にセツトされたデータは、
「０」でないので「０」検出回路６からは「０」
検出信号（第２図ｄ）は発生しない。このアクセ
ス要求信号ｃは負論理のパルス信号でその立ち上
りでタイミング制御回路７を起動する。このタイ
ミング制御回路７は「０」検出信号ｄが発生して
いないので、記憶回路１へメモリアクセス信号
（第２図ｅ）を出力する。このとき記憶回路１へ
のアクセスモードは読出しモードである。続い
て、タイミング制御回路７から負論理の第１のゲ
ート信号（第２図ｆ）が発生し、書込みアドレス
の前データが読出し信号（第２図ｉ）として出力
される。この読出し信号は第１のゲート信号ｆの
立上りでリードデータレジスタ４に記憶され、そ
の内容は論理和回路５に送られる。
い場合の動作を説明する。このときの動作モード
は、入力端子１４からの信号が読出し後書込みモ
ードであり、入力端子１３からの「０」検出可信
号が「１」の「０」検出可モードである。まず、
画像記憶制御回路に画像データを書込む場合、入
力端子１１からのアドレス（第２図ａ）がアドレ
スレジスタ２に、入力端子１２からの書込み（ラ
イト）データ（第２図ｂ）がライトデータレジス
タ３にセツトされた後、入力端子１６からのアク
セス要求信号（第２図ｃ）が与えられる。このラ
イトデータレジスタ３にセツトされたデータは、
「０」でないので「０」検出回路６からは「０」
検出信号（第２図ｄ）は発生しない。このアクセ
ス要求信号ｃは負論理のパルス信号でその立ち上
りでタイミング制御回路７を起動する。このタイ
ミング制御回路７は「０」検出信号ｄが発生して
いないので、記憶回路１へメモリアクセス信号
（第２図ｅ）を出力する。このとき記憶回路１へ
のアクセスモードは読出しモードである。続い
て、タイミング制御回路７から負論理の第１のゲ
ート信号（第２図ｆ）が発生し、書込みアドレス
の前データが読出し信号（第２図ｉ）として出力
される。この読出し信号は第１のゲート信号ｆの
立上りでリードデータレジスタ４に記憶され、そ
の内容は論理和回路５に送られる。
一方、外部から与えられた動作モードが読出し
後書込みモードの場合、論理和回路５の動作モー
ドは論理和モードとなつている。第１のゲート信
号ｆが立ち上つた後負論理の第２のゲート信号ｇ
が発生し、論理和回路５からはライトデータレジ
スタ３に記憶された書込みデータと記憶回路１か
ら読出し、リードデータレジスタ４に記憶された
記憶回路１の前データとの論理和であるデータが
出力される。第２のゲート信号に続いてタイミン
グ制御回路７から書込み信号（第２図ｈ）が発生
し、書込みデータと記憶回路１の前データとの論
理和であるデータ（第２図ｉ）が記憶回路１に再
び書込まれる。この記憶回路１への書込みが終了
すると負論理のメモリアクセス信号（第２図ｅ）
が立上り、アクセス終了信号（第２図ｊ）が外部
へ出力される。
後書込みモードの場合、論理和回路５の動作モー
ドは論理和モードとなつている。第１のゲート信
号ｆが立ち上つた後負論理の第２のゲート信号ｇ
が発生し、論理和回路５からはライトデータレジ
スタ３に記憶された書込みデータと記憶回路１か
ら読出し、リードデータレジスタ４に記憶された
記憶回路１の前データとの論理和であるデータが
出力される。第２のゲート信号に続いてタイミン
グ制御回路７から書込み信号（第２図ｈ）が発生
し、書込みデータと記憶回路１の前データとの論
理和であるデータ（第２図ｉ）が記憶回路１に再
び書込まれる。この記憶回路１への書込みが終了
すると負論理のメモリアクセス信号（第２図ｅ）
が立上り、アクセス終了信号（第２図ｊ）が外部
へ出力される。
次に、書込みデータが「０」である場合の動作
を第１図および第３図を用いて説明する。このと
きの動作モードは読出し後書込みモードであり、
「０」検出可モードである。また、アクセス要求
信号（第３図ｃ）が与えられた前に書込みアドレ
ス（第３図ａ）がアドレスレジスタ２に、書込み
データ（第３図ｂ）がライトデータレジスタ３に
セツトされている。このライトデータレジスタ３
の内容は「０」であるので、「０」検出回路５か
らは「０」検出信号（第３図ｄ）が出力され、こ
の「０」検出信号はタイミング制御回路７に接続
されている。負論理のアクセス要求信号（第３図
ｃ）が外部（入力端子１６）から与えられたと
き、その立上りでタイミング制御回路７を起動す
るが、このアクセス要求信号が立上る時には既に
「０」検出信号（第３図ｄ）が発生し、タイミン
グ制御回路７の動作モードが変わつているため、
記憶回路１へのメモリアクセス信号（第３図ｅ）、
第１のゲート信号、第２のゲート信号および書込
み信号は発生せず、直ちに書込み終了信号（第３
図ｆ）が外部へ出力される。
を第１図および第３図を用いて説明する。このと
きの動作モードは読出し後書込みモードであり、
「０」検出可モードである。また、アクセス要求
信号（第３図ｃ）が与えられた前に書込みアドレ
ス（第３図ａ）がアドレスレジスタ２に、書込み
データ（第３図ｂ）がライトデータレジスタ３に
セツトされている。このライトデータレジスタ３
の内容は「０」であるので、「０」検出回路５か
らは「０」検出信号（第３図ｄ）が出力され、こ
の「０」検出信号はタイミング制御回路７に接続
されている。負論理のアクセス要求信号（第３図
ｃ）が外部（入力端子１６）から与えられたと
き、その立上りでタイミング制御回路７を起動す
るが、このアクセス要求信号が立上る時には既に
「０」検出信号（第３図ｄ）が発生し、タイミン
グ制御回路７の動作モードが変わつているため、
記憶回路１へのメモリアクセス信号（第３図ｅ）、
第１のゲート信号、第２のゲート信号および書込
み信号は発生せず、直ちに書込み終了信号（第３
図ｆ）が外部へ出力される。
本実施例の一例として、32×32ドツトの文字パ
ターンを記憶させるような場合、入力データは８
ビツトあるいは16ビツト毎にライトデータレジス
タ３に一時記憶される。このレジスタに入力され
る８ビツトあるいは16ビツトが全て「０」となる
ような簡単な文字の場合に、この白情報を記憶回
路に記憶せずにバイパスすることにより、記憶回
路を有効利用し、かつ書込み時間も短縮すること
ができる。
ターンを記憶させるような場合、入力データは８
ビツトあるいは16ビツト毎にライトデータレジス
タ３に一時記憶される。このレジスタに入力され
る８ビツトあるいは16ビツトが全て「０」となる
ような簡単な文字の場合に、この白情報を記憶回
路に記憶せずにバイパスすることにより、記憶回
路を有効利用し、かつ書込み時間も短縮すること
ができる。
（発明の効果）
以上説明したように、本発明においては、書込
みデータが「０」であることを検出する手段を設
け、動作モードが読み出し後書込みモードの場合
に書込みデータが「０」のとき、画像メモリへの
書込みをバイパスすることにより、画像メモリへ
の書込み時間を短縮することができる。とくに、
書込む画像データが白を基調とする場合、大多数
のデータは書込む必要がないためその効果が大き
い。
みデータが「０」であることを検出する手段を設
け、動作モードが読み出し後書込みモードの場合
に書込みデータが「０」のとき、画像メモリへの
書込みをバイパスすることにより、画像メモリへ
の書込み時間を短縮することができる。とくに、
書込む画像データが白を基調とする場合、大多数
のデータは書込む必要がないためその効果が大き
い。
第１図は本発明の一実施例の構成を示すブロツ
ク図、第２図ａ〜ｊは第１図の書込みデータが
「０」でない場合の動作タイムチヤート、第３図
ａ〜ｆは第１図の書込みデータが「０」の場合の
動作タイムチヤートである。 図において、１……記憶回路、２……アドレス
レジスタ、３……ライトデータレジスタ、４……
リードデータレジスタ、５……論理和回路、６…
…「０」検出回路、７……タイミング制御回路、
１１〜１６……信号入力端子、１８，１９……出
力端子、である。
ク図、第２図ａ〜ｊは第１図の書込みデータが
「０」でない場合の動作タイムチヤート、第３図
ａ〜ｆは第１図の書込みデータが「０」の場合の
動作タイムチヤートである。 図において、１……記憶回路、２……アドレス
レジスタ、３……ライトデータレジスタ、４……
リードデータレジスタ、５……論理和回路、６…
…「０」検出回路、７……タイミング制御回路、
１１〜１６……信号入力端子、１８，１９……出
力端子、である。
Claims (1)
- １ 書き換え可能な記憶回路と、この記憶回路へ
のアドレスを一時記憶するアドレスレジスタと、
前記記憶回路から読出した出力データを一時記憶
するリードデータレジスタと、前記記憶回路へ書
込む画像入力データを一時記憶するライトデータ
レジスタと、動作モードが論理和モードのとき前
記リードデータレジスタの出力と前記ライトデー
タレジスタの出力との論理和を出力しその動作モ
ードが論理和モードでないときは前記ライトデー
タレジスタの出力を出力する論理和回路と、前記
ライトデータレジスタの内容の所定ビツト数がす
べて「０」のとき零検出信号を発生する零検出回
路と、この零検出信号が出力されない場合はメモ
リアクセス要求に対して前記記憶回路に前記論理
和回路の出力を書込む制御信号を発生し前記零検
出信号が出力されている場合は前記制御信号を発
生せずにアクセス終了信号を出力するタイミング
制御回路とを備え、前記書込みデータが「０」の
場合前記記憶回路への書込みをバイパスすること
を特徴とする画像記憶制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15612984A JPS6134588A (ja) | 1984-07-26 | 1984-07-26 | 画像記憶制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15612984A JPS6134588A (ja) | 1984-07-26 | 1984-07-26 | 画像記憶制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134588A JPS6134588A (ja) | 1986-02-18 |
| JPH0347512B2 true JPH0347512B2 (ja) | 1991-07-19 |
Family
ID=15620955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15612984A Granted JPS6134588A (ja) | 1984-07-26 | 1984-07-26 | 画像記憶制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134588A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334659A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
-
1984
- 1984-07-26 JP JP15612984A patent/JPS6134588A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6134588A (ja) | 1986-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |