JPH0347542B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、主記憶装置（MUS）とチヤネル処
理装置（CHP）との間にチヤネルバツフア
（CHB）を有するデータ処理装置において、チヤ
ネルバツフア（CHB）を参照しないで主記憶装
置（MSU）をアクセスするメモリアクセス制御
回路に関する。

(b) 技術の背景 一般に、主記憶装置（以下MSUと云う）とチ
ヤネル処理装置（以下CHPと云う）との間にチ
ヤネルバフア（以下CHBと云う）を有するデー
タ処理装置におけるCHBは、CHPからのMSUア
クセスが、チヤネル（CH）単位で、且つ該アク
セスアドレスがMSUのアドレス上で連続してい
る点に鑑み、チヤネル（CH）単位に分割され
て、メモリ制御装置（MCU）に置かれている。

そして、各チヤネル（CH）には、それぞれ２
ブロツクのCHBが割り付けられており、１つの
ブロツクの大きさは64バイトである。

第１図に上記連続したデータ転送における
CHBでの動作を模式的に示す。この図において、
Ｄ０〜Ｄ１５は連続するデータのバイト番号を示
している。先ず、 「データのフエツチの場合」 チヤネル（CH）からのフエツチアクセス
で、CHBを参照し、目的とするデータが存在
しなければ、MSUからCHBに64バイトのデー
タをロードじ、同時に指定された８バイトを
CHPに直接転送する。以後はCHBから、続く
８バイト単位の連続したデータをフエツチする
ように動作する。

上記の64バイト内、後続する８バイトデータ
を、該CHB（例えば、ブロツク０）から読み出
してCHPに送出する時、該64バイト内の特定
の８バイト（図のＤ６、又はＤ７番目）をフエ
ツチすると、プリフエツチ制御回路が起動さ
れ、アドレス上連続する次の64バイトを、もう
一方のブロツク（例えば、ブロツク１）にロー
ドするように制御される。

「データのストアの場合」 チヤネル（CH）からのストアアクセスの場
合、CHBを参照して、そのタグ部の内部に従
つて、何れかのブロツク（例えば、ブロツク
０）を選択し、該ストアデータをバイトマーク
（何れの８バイト領域にストアしたかを示す８
ビツトのデータ）付きで書き込むように動作す
る。

以後のストアアクセスが異なるブロツクを必
要とする場合には、他方のブロツク（例えば、
ブロツク１）にストアデータを書き込むように
制御される。

この時（例えば、Ｄ８にストアした時）、以
前のストアアクセスで書き込んだブロツク（即
ち、ブロツク０）のアドレスをムーブアウトキ
ユー（MO QUEUE）に登録し、後は該ムー
ブアウトキユー（MO QUEUE）から順次、
当該ブロツクをMSUにムーブアウトするよう
に制御される。

「デター以外〔チヤネルアドルス語
（CAW）、チヤネルコマンド語（CCW）〕のフ
エツチの場合」 CHBを参照し、上記データフエツチ動作で
登録されたアドレスのデータが存在する
（CHB TAG部のバリツドで認識できる）場合
には、本来不要なデータが存在することになる
ので、該データを無効化した後、MSUをアク
セスして、MSUから読み出した情報（CAW、
CCW）を直接CHPに送出するように制御され
る。この場合、当該情報、即ち、CAW、CCW
は連続したデータではないので、CHBへのロ
ードは行わないように制御される。この動作に
より、該CAW、CCWアクセスのデータ転送と
の順序性が保証される。

又、CHBを参照した結果、ストア動作で登
録されたアドレスと一致した場合には、そのブ
ロツクをMSUにムーブアウした後で、MSUを
フエツチするように制御される。

「データ以外〔チヤネルステータス語
（CSW）〕のストアの場合」 CHBを参照し、上記データストアされてい
るブロツクが存在する（CHB TAG部のバリ
ツドで認識できる）場合には、未だ、データ転
送中であると認識して、それらを総て（最大２
ブロツク）MSUにムーブアウトし、該ムーブ
アウト動作の終了後、当該CSWストアアクセ
スをMSUに対して実行するように制後される。
そして、この場合も、該チヤネルテータス語
（CSW）のCHBへの書き込みは行わない。こ
の動作により、該CSWストアアクセスのデー
タ転送との順序が保証される。

上記、に示したデータ以外のアクセスに
対して、一般のデータと同等に扱うことは、チ
ヤネル・バツハアの効率的な使用およびチヤネ
ルOVER−RUN対策上問題が生じることに鑑
みて、本願発明の出願人は、特開昭57−205885
号公報「チヤネル・バツフア制御方式」におい
て、これらのデータ以外のアクセスに対する詳
細な動作・作用を「特許請求の範囲」の欄、及
び、「発明の詳細な説明」の欄で開示している。

CHPによるデータ以外のアクセスには、上
記チヤネルアドレス語（CAW）、チヤネルコマ
ン語（CCW）と、入出力ステータス語
（UCW）等のフエツチと、チヤネルステータス
語（CSW）、入出力ステータス語（UCW）等
のストアがある。

本発明は、データ以外のアクセスの内、特
に、データ転送との順序性を守る必要性のな
い、入出力ステータス語（UCW）に対するア
クセスを効果的に行う方法に関係している。

(c) 従来技術と問題点 前記MUSと、CHPとの間にCHBを有するデー
タ処理装置において、サブチヤネル情報、動的ア
ドレス変換（DAT）テーブル情報等の、MSUの
固定領域に置かれ、アクセス時に、データ転送と
の順序性を守る必要のない前記入出力ステータス
語（以下UCWと云う）に対するアクセスも、従
来方式においては、前記、の制御を行つてい
た。従つて、 (1) UCWアクセスCHBの状態によつて遅らされ
ると、結果的にはCHPポートの“ビジー”期
間が長くなり、CHPにおけるデータアクセス
のスループツトに悪影響を与える問題があつ
た。

(2) 一般に、UCWアクセスはデータ転送と並行
して行われるので、その都度CHBを参照し、
転送中のデータを無効化したり、ムーブアウト
すると、ブロツク単位のロードや、ムーブアウ
トの回数が増加し、CHPにおけるデータアク
セスのスループツトを低下させる問題があつ
た。

(d) 発明の目的 本発明は上記従来の欠点に鑑み、MSUと、
CHPとの間にCHBを有するデータ処理装置にお
いて、元々、CHBが無くても、CHPからMSUを
アクセスする時のアドレス例外事象（例えば、通
常のデータアクセスにおいて、前記UCW領域を
アクセスした場合のアクセス例外事像等）を検出
する手段として、CHPがMSUの上記UCW領域
をアクセスする際、フラグ信号“CHP UCW”
を出力する事に着目して、該フラグ信号を用い
て、CHPが上記UCW領域をアクセスする場合、
該UCWの特性に適したアクセス方法を提供する
ことを目的とするものである。

(e) 発明の構成 そしてこの目的は、本発明によれば、中央処理
装置（CPU）と、複数のチヤネル（CH）を制御
するチヤネル処理装置（CHP）と、主記憶装置
（MSU）と、該主記憶装置（MSU）に対するア
クセス制御、並びに中央処理装置（CPU）とチ
ヤネル処理装置（CHP）間のインタフエース制
御を行うメモリ制御装置（MCU）と、上記主記
憶装置（MSU）とチヤネル処理装置（CHP）と
の間にチヤネルバツフア（CHB）とを有するデ
ータ処理装置において、チヤネル（CH）から
の、データ転送との順序性を守る必要のある一般
のデータ、及び一部の制御情報（CAW、CCW、
CSW）の内、該一般のデータに対するアクセス
は、該チヤネルバツフア（CHB）を介して、又、
上記一部の制御情報に対するアクセスは、該チヤ
ネルバツフア（CHB）を参照して行うが、該デ
ータ転送との順序性を守る必要のない制御情報
（UCW）に対するアクセスは、該チヤネルバツフ
ア（CHB）を参照することなく、直接に、主記
憶装置（MSU）をアクセスする機能を備える方
式を提供するすることによつて達成され、チヤネ
ル処理装置（CHP）から入出力ステータス領域
（UCW）アクセスを実行しても、チヤネルバツフ
ア（CHB）の内容は変化せず、チヤネル処理装
置（CHP）におけるスループツトの低下を防ぐ
ことができる利点がある。

(f) 発明の実施例 先ず、本発明の主旨を要約すると、本発明は、
CHPからのメモリアクセスがUCWに対して実行
される時、CHPからUCWアクセスを示すフラブ
“CHP UCW”が送出されることに着目し、該フ
ラブ信号を用いて、CHBを参照しないで（即ち、
無視して）、直接MSUをアクセスするようにした
ものである。

以下本発明の実施例を図面によつて詳述する。
第２図は本発明の一実施例をブロツク図で示した
もので、１，２はCHPアドレスレジスタ
（CHPAR）、１１，２１はチヤネル（CH）識別
レジスタ、１２，２２はCHP番号職別部、１３
は本発明を実施するのに必要なUCWフラブ、３
０，３１はCHBタグ部（CHB TAG）で、それ
ぞれブロツク０，１に対応している。４０，４１
は各ブロツク対応に設けられている比較回路
（Ｃ）で、CHPアドレスレジスタ（CHPAR）１
の内容とCHBタグ部（CHB TAG）３１，３１
のアドレス部（ADDR）とがビツト対応で比較
され、一致すると一致信号を出力し、タグ部一致
レジスタ６０，６１をセツトする。８はUCWア
クセスフラグで、CHPがMSU上のUCWをアク
セスする時にのみ、上記UCMフラグ１３の出力
信号によつてオンにセツトされる。９は変換器
（DEC）で、タグ部一致レジスタ６０，６１及び
後述するバリツドヒツトフラグ７０，７１の内容
をデコードして、CHBのデータ部（CHB
DATA）３２のアドルスの一部を生成する。１
０１，１０２，１０３はCHBのデータ部（CHB
DATA）３２に対するアドレスレジスタで、１
０１，１０２に対しては上記チヤネル（CH）識
別レジスタ２１、CHP番号識別部２２の出力が
セツトされ、１０３に対しては上記変換器
（DEC）９の出力がセツトされる。

３３はCHBデータレジスタ（CHPDR）、３４
はCHPストアデータレジスタ（CHPSTDR）、３
５はCHPフエツチデータレジスタ
（CHPFCHDR）、５０，５１は禁止入力を備えた
アンド回路、７０，７１はバリツドビツトフラグ
で、それぞれブロツク０，１に対応している。

今、CHPからMSUに対してメモリアクセスが
行われると、CHPアドレスレジスタ（CHPAR）
１にメモリアドルスがセツトされ、チヤネル
（CH）識別レジスタ１１には、該メモリアクセ
ス行うチヤネル番号が、CHP番号識別部１２に
は該チヤネル（CH）が接続されているCHP番号
がセツトされる。

そして、チヤネル（CH）識別レジスタ１１、
及びCHP番号識別部１２の内容をアドレスとし
て、CHBタグ部（CHB TAG）３０，３１がア
クセスされ、そのアドレス部（ADDR）が読み
出され、比較回路（Ｃ）４０，４１において、
CHPアドレスレジスタ（CHPAR）１の内容と
比較される。

上記比較結果に従つて、フエツチ動作、ストア
動作が行われるが、その詳細については特願昭56
−095679、特願昭56−091698、特願昭58−166910
等に開示されているので省略し、ここでは本発明
に関連する部分に限定して以下に説明する。

本発明は、上記CHPからのメモリアクセスが、
MSU上のUCWである時、フラグ信号“CHP
UCW”を出力する事に着目し、UCWフラグ１３
にセツトされた該フラブ信号を用いて、CHBタ
グ部（CHB TAG）３０から読み出されたバリ
ツドビツトＶをアンド回路５０，５１によつて強
制的に閉塞にして、バリツドビツトフラグ７０，
７１をオフにセツトし、以下の制御を行うもので
ある。

(a) 「UCWフエツチ」の場合。

上記の動作により、常にバリツドビツトフラ
グ７０，７０がオフに見える為、UCWアクセ
スフラグ８の出力信号により、MSUに対して
フエツチアクセスを行うように動作する。

即ち、この時のMSUに対するコマンドを
“８バイトアクセス”とし、MSUからフエツチ
された８バイトのフエツチデータはCHBには
ロードしないで、（即ち、UCW アクセスフラ
グ８の出力信号で、ゲート回路GFを制御して、
CHPフエツチデータレジスタ（CHPFCHDR）
３５にセツトし）直接CHPに送出して、当該
オペレーシヨンを終了する。

(b) 「UCWストア」の場合。

上記のフエツチ動作の場合と同じく、常にバ
リツドビツトフラグ７０がオフに見える為、
CHBタグ部（CHB TAG）３０，３１を参照
して、新たなブロツクを選択してストアしよう
とするが、UCWアクセスと云うことで、CHB
にはストアしないで、（即ち、UCWアクセスフ
ラグ８の出力信号で、ゲート回路GSを制御し
て、CHPストアデータレジスタ（CHPSTDR）
に該ストアデータをセツトし）直接MSUに８
バイトデータをストアして、当該オペレーシヨ
ンを終了する。

以上のように、本発明を実施して、UCWア
クセスを行つた場合は、CHBに対するアクセ
スを行われないので、CHBの内容が変化しな
いと云う特徴がある。

(g) 発明の効果 以上、詳細に説明したように、本発明のメモリ
アクセス制御回路は、CHPからのメモリアクセ
スがUCWに対して実行される時、CHPから
UCWアクセスを示すクラグ“CHP UCW”が送
出されることに着目し、該フラグ信号を用いて、
CHBを参照しないで（即ち、無視して）、直接
MSUをアクセスするようにしたものであるので、
CHPから入出力ステータス領域（UCW）アクセ
スを実行しても、CHBの内容は変化せず、CHP
におけるスレープツトの低下を防ぐことができる
効果がある。

【図面の簡単な説明】

第１図は連続したデータ転送時におけるCHB
での動作の概念を説明する図、第２図は本発明の
一実施例をブロツク図で示した図である。 図面において、Ｄ０〜Ｄ１５は連続している８
バイトデータの番号、１，２はCHPアドレスレ
ジスタ（CHPAR）、１１，２１はチヤネル
（CH）識別レジスタ、１２，２２はCHP番号識
別部、１３はUCWフラグ、３０，３１はCHBタ
グ部（CHB TAG）、３２はデータ部（CHB
DATA）、４０，４１は比較回路Ｃ、５０，５１
はアンド回路、６０，６１はタグ部一致レジス
タ、７０，７１はバリドビツトフラグ、８は
UCWアクセスフラグ、９は変換器（DEC）、１
０１〜１０３はCHBのデータ部（CHB DATA）
のアドレスレジスタ、３３はCHBデータレジス
タ（CHPDR）、３４はCHPストアデータレジス
タ（CHP STDR）、３５はCHPフエツチデータ
レジスタ（CHPFC HDR），GS，GFはゲート回
路、をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置（CPU）と、複数のチヤネル
   （CH）を制御するチヤネル処理装置（CHP）と、
   主記憶装置（MSU）と、該主記憶装置（MSU）
   に対するアクセス制御、並びに中央処理装置
   （CPU）とチヤネル処理装置（CHP）間のインタ
   フエース制御を行うメモリ制御装置（MCU）と、
   上記主記憶装置（MSU）とチヤネル処理装置
   （CHP）との間にチヤネルバツフア（CHB）と
   を有するデータ処理装置において、チヤネル
   （CH）からの、データ転送との順序性を守る必
   要のある一般のデータ、及び一部の制御情報の
   内、該一般のデータに対するアクセスは、該チヤ
   ネルバツフア（CHB）を介して、又、上記一部
   の制御情報に対するアクセスは、該チヤネルバツ
   フア（CHB）を参照して行うが、該データ転送
   との順序性を守る必要のない制御情報（UCW）
   に対するアクセスは、該チヤネルバツフア
   （CHB）を参照することなく、直接に、主記憶装
   置（MSU）をアクセスする機能を備えたことを
   特徴とするメモリアクセス制御回路。