JPH0348344A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0348344A JPH0348344A JP18215089A JP18215089A JPH0348344A JP H0348344 A JPH0348344 A JP H0348344A JP 18215089 A JP18215089 A JP 18215089A JP 18215089 A JP18215089 A JP 18215089A JP H0348344 A JPH0348344 A JP H0348344A
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- JP
- Japan
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- fifo
- data
- output
- aram
- ram
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の櫃要〕
デジタルシグナルプロセッサ（ＤＳＰ）と呼ばれる半導
体集積回路に関し、 一層の高速データ処理が可能であり、命令の種類の増加
をもたらすこともないＤＳＰを提供することを目的とし
、 ランダムアクセスメモリおよび演算ユニットを備え、デ
ジタルシグナルプロセッサを構戒する半導体集積回路に
おいて、該ランダムアクセスメモリと同一のアドレス空
間に属するファーストインファーストアウトメモリを設
けた構戒とする。
体集積回路に関し、 一層の高速データ処理が可能であり、命令の種類の増加
をもたらすこともないＤＳＰを提供することを目的とし
、 ランダムアクセスメモリおよび演算ユニットを備え、デ
ジタルシグナルプロセッサを構戒する半導体集積回路に
おいて、該ランダムアクセスメモリと同一のアドレス空
間に属するファーストインファーストアウトメモリを設
けた構戒とする。
本発明は、デジタルシグナルプロセッサ（ＤＳＰ）と呼
ばれる半導体集積回路に関する。
ばれる半導体集積回路に関する。
ベクトルデータの積和演算など、多・量のデータを高速
に演算するのにＤＳＰが使われる。
に演算するのにＤＳＰが使われる。
第７図にＤＳＰの一部を示す。図示のようにこれはアド
レス演算部、ランダムアクセスメモリ（ＲＡＭ） 、演
算部、デコーダ部、内部ハスＩＢＵＳ，Ｉ／Ｏインタフ
ェース部などを備え、この他にも図示しないがクロック
発生部、シーケンス制御部、特殊（モード、マスクなど
〉レジスタ、デバック制御部、外部ＲＡＭ制御部などを
備える。
レス演算部、ランダムアクセスメモリ（ＲＡＭ） 、演
算部、デコーダ部、内部ハスＩＢＵＳ，Ｉ／Ｏインタフ
ェース部などを備え、この他にも図示しないがクロック
発生部、シーケンス制御部、特殊（モード、マスクなど
〉レジスタ、デバック制御部、外部ＲＡＭ制御部などを
備える。
アドレス演算部のＡＡＬ［ＩＯ ， ＡＡＬＵＩは演算
ユニソト、ＢＯ，ＸＯ、Ｂ １ ， Ｘ １ ．
ＤＰＲＡ， ＤＰＲＢは演算対象データおよび演算結
果データのレジスタであり、また演算部のＰ−ＡＬＵは
演算ユニット、ＡＲＥＧ，ＢＲＥＧ， ＤＲｆ！Ｇは演
算対象データおよび演算結果データのレジスタであり、
ＯＶＭ （オーバフローモード） 、ＵＮＭ （アンダ
フローモード）・・・・・・は制御フラグである。内部
ＲＡＭにはＡＲＡＭとＢＲＡＭがあり、前者は入力用、
後者は出力用である。
ユニソト、ＢＯ，ＸＯ、Ｂ １ ， Ｘ １ ．
ＤＰＲＡ， ＤＰＲＢは演算対象データおよび演算結
果データのレジスタであり、また演算部のＰ−ＡＬＵは
演算ユニット、ＡＲＥＧ，ＢＲＥＧ， ＤＲｆ！Ｇは演
算対象データおよび演算結果データのレジスタであり、
ＯＶＭ （オーバフローモード） 、ＵＮＭ （アンダ
フローモード）・・・・・・は制御フラグである。内部
ＲＡＭにはＡＲＡＭとＢＲＡＭがあり、前者は入力用、
後者は出力用である。
なおＶＳＭはバーチャルシフト領域レジスタ、ＴＢＡは
テーブルアドレスレジスタ、ＤＰＲＡとＤＰＲＢはＡＲ
ＡＭとＢＲＡＭのアドレスデータポインタ、ＳＰは割込
時退避先アドレス指定レジスタである。
テーブルアドレスレジスタ、ＤＰＲＡとＤＰＲＢはＡＲ
ＡＭとＢＲＡＭのアドレスデータポインタ、ＳＰは割込
時退避先アドレス指定レジスタである。
画像処理用のＤＳＰなどでは多数ビットをワード単位で
処理する必要が生じている。しかし内部ＲＡＭは１アド
レス１ビットであるので、複数（ｎ例えば３２）ビット
からなるワードを該ＲＡＭへりード／ライトするには該
ＲＡＭを複数＜ｎ）回アクセスしなければならず、高速
性に欠ける。
処理する必要が生じている。しかし内部ＲＡＭは１アド
レス１ビットであるので、複数（ｎ例えば３２）ビット
からなるワードを該ＲＡＭへりード／ライトするには該
ＲＡＭを複数＜ｎ）回アクセスしなければならず、高速
性に欠ける。
この点ファーストインファーストアウト（ＰＩＦＯ）メ
モリはｌアドレス複数ビットであるから、該複数ビット
を処理単位の上記ワードのピント数ｎ例えば３２に合わ
せておけば、アクセスは１回で済み、高速動作可能にな
る。しかしｐｒｐｏメモリのアドレスを内部ＲＡＭのア
ドレス空間とは別のアドレス空間のものにすると、転送
命令を別のものにする必要があり、命令の＠類が増加す
る。
モリはｌアドレス複数ビットであるから、該複数ビット
を処理単位の上記ワードのピント数ｎ例えば３２に合わ
せておけば、アクセスは１回で済み、高速動作可能にな
る。しかしｐｒｐｏメモリのアドレスを内部ＲＡＭのア
ドレス空間とは別のアドレス空間のものにすると、転送
命令を別のものにする必要があり、命令の＠類が増加す
る。
本発明はか＼る点を改善し、一層の高速データ処理が可
能であり、命令の種類の壇加をもたらすこともないＤＳ
Ｐを提供することを目的とするものである。
能であり、命令の種類の壇加をもたらすこともないＤＳ
Ｐを提供することを目的とするものである。
第１図に示すように本発明ではＤＳＰにＲＡＭと共にＦ
ＩＦＯメモリを設け、このＦＩＦＯメモリのアドレスは
ＲＡＭのアドレス空間内にあるようにする。
ＩＦＯメモリを設け、このＦＩＦＯメモリのアドレスは
ＲＡＭのアドレス空間内にあるようにする。
第１図ではＲＡＭはＡＲＡＭとＢＲＡＭからなり、前者
は入力用、後者は出力用である。入力用ＲＡＭのアドレ
ス空間はｏｏｏｏ〜ＯＩＦＦで、このうちのｏｏｏｏ〜
００ＦＦをＡＲＡＭが、０１００〜ＯＩＯＦを入力用Ｆ
ＩＦＯが占め、残りの０１１０〜ＯＩＦＦはリザーブ用
である。出方用ＲＡＭのアドレス空間は００００− ０
２０Ｆで、そのうちの００００ 〜ＯＩＦＦをＢＲＡＭ
が占め、０２００Ｎ０２０Ｆを出カ用ＦＩＦＯが占める
。
は入力用、後者は出力用である。入力用ＲＡＭのアドレ
ス空間はｏｏｏｏ〜ＯＩＦＦで、このうちのｏｏｏｏ〜
００ＦＦをＡＲＡＭが、０１００〜ＯＩＯＦを入力用Ｆ
ＩＦＯが占め、残りの０１１０〜ＯＩＦＦはリザーブ用
である。出方用ＲＡＭのアドレス空間は００００− ０
２０Ｆで、そのうちの００００ 〜ＯＩＦＦをＢＲＡＭ
が占め、０２００Ｎ０２０Ｆを出カ用ＦＩＦＯが占める
。
ＲＡＭ全体ノアトレス空間は００００− ０４０Ｆテ、
このうち（７） ００００− ００ＦＦを入力用（７）
ＡＲＡＭが、０２００−０３ＦＦを出力用のＢＲＡＭ
が、また０１００− ０１０Ｆを入方用ＦＩＦＯが、０
４００〜０４０Ｆを出方用ＦＩＦＯが占める。
このうち（７） ００００− ００ＦＦを入力用（７）
ＡＲＡＭが、０２００−０３ＦＦを出力用のＢＲＡＭ
が、また０１００− ０１０Ｆを入方用ＦＩＦＯが、０
４００〜０４０Ｆを出方用ＦＩＦＯが占める。
このように本発明ではＤＳＰはＲＡＭの他にＦＩＦＯを
備えるので、１アドレスで複数ビットを同時にリード／
ライトすることができ、データ処理速度の向上を図るこ
とができる。
備えるので、１アドレスで複数ビットを同時にリード／
ライトすることができ、データ処理速度の向上を図るこ
とができる。
また第１図に示すようにＡＲＡＭと入力ＦＩＦＯ及びＢ
Ｒ静と出力ＦＩＦＯは同一アドレス空間にマッピングさ
れているため、ＲＡＭと同様の転送命令によりデータの
人出力を行なうことができる。
Ｒ静と出力ＦＩＦＯは同一アドレス空間にマッピングさ
れているため、ＲＡＭと同様の転送命令によりデータの
人出力を行なうことができる。
第２図に本発明の実施例を示す。第７図と比較すれば明
らかなように第７図のＲＡＭ部が第２図ではＡＲＡＭ，
入力用（ １ −’） ＰＩＦＯＳＢＲＡＭ、出力用（
０−） ＦＩＦＯニなッテイる。Ｉ−ＦＩＦＯはＡＲＡ
Ｍ空間ニマソピングされ、０−ＦＩＦＯはＢＲＡＭ空間
にマッピングされる．他は第７図と同じである。
らかなように第７図のＲＡＭ部が第２図ではＡＲＡＭ，
入力用（ １ −’） ＰＩＦＯＳＢＲＡＭ、出力用（
０−） ＦＩＦＯニなッテイる。Ｉ−ＦＩＦＯはＡＲＡ
Ｍ空間ニマソピングされ、０−ＦＩＦＯはＢＲＡＭ空間
にマッピングされる．他は第７図と同じである。
第３図にＦＩＦＯメモリの要部回路構戒を示す。図示の
ように入力用ＦＩＦＯＩ Ｏにはそのコントローラ１１
が設けられ、また出力回路には該ＦＩＦＯの出カデータ
の同期化用フリソブフロップ１２、出力データ選択用の
マルチプレクサ１３が設けられる。
ように入力用ＦＩＦＯＩ Ｏにはそのコントローラ１１
が設けられ、また出力回路には該ＦＩＦＯの出カデータ
の同期化用フリソブフロップ１２、出力データ選択用の
マルチプレクサ１３が設けられる。
同様に出力用ＦＩＦＯ２ ０にはそのコントローラ２１
が設けられ、出力回路には同期化用のフリップフロップ
２２、出力データ選択用のマルチプレクサ２３が設けら
れる。ＦＩＦＯは本例ではｌ６ワード、３２ビット／ワ
ードである。マルチプレクサ１３は信号ＩＰＡＣが″０
１のときＦＩＦＯＩ Ｏのデータを選択し、信号ＩＦＡ
Ｃが“１″のときＡ Ｒ Ａ ？Ｉ ＩＪ−ドデータＡ
ＲＤ３１〜００を選択する。またマルチブレクサ２３は
信号ＥＡＣＳが“１”のとき拡張バス上のデータＢＡ３
１〜００を選択し、′０”のときはＰＩＦＯ２０のデ
ータを選択する。１４．２５はバス出力制御テ、前者は
信号ＸＡＯＴ＝ ０ ， ＸＩＦＲＥ＝ ０のときイネ
ーブル、後者はＥＡＣＳ．ＥＲＷ＝ Ｏのとき（拡張Ｒ
ＡＭからのリード時）イネープルになる。
が設けられ、出力回路には同期化用のフリップフロップ
２２、出力データ選択用のマルチプレクサ２３が設けら
れる。ＦＩＦＯは本例ではｌ６ワード、３２ビット／ワ
ードである。マルチプレクサ１３は信号ＩＰＡＣが″０
１のときＦＩＦＯＩ Ｏのデータを選択し、信号ＩＦＡ
Ｃが“１″のときＡ Ｒ Ａ ？Ｉ ＩＪ−ドデータＡ
ＲＤ３１〜００を選択する。またマルチブレクサ２３は
信号ＥＡＣＳが“１”のとき拡張バス上のデータＢＡ３
１〜００を選択し、′０”のときはＰＩＦＯ２０のデ
ータを選択する。１４．２５はバス出力制御テ、前者は
信号ＸＡＯＴ＝ ０ ， ＸＩＦＲＥ＝ ０のときイネ
ーブル、後者はＥＡＣＳ．ＥＲＷ＝ Ｏのとき（拡張Ｒ
ＡＭからのリード時）イネープルになる。
第４図ｔａ）に入力用ＦＩＦＯＩ Ｏのデータ取込み動
作を示す。図示のように入力用ＦＩＦＯは、コントロー
ラ１１に入力するライト信号Ｗｌの立上りで入力データ
ＤＩ３１〜００を取込む。但しデータの取込みは、入力
用ＦＩＦＯのフル／非フル信号ＸＦＦＩが“ｌ” （非
フル）のときのみで、ＸＦＦＩが″Ｏ″ （フル）のと
きは取込まない（ａ，ｂは取込むが、Ｃは取込まない）
。
作を示す。図示のように入力用ＦＩＦＯは、コントロー
ラ１１に入力するライト信号Ｗｌの立上りで入力データ
ＤＩ３１〜００を取込む。但しデータの取込みは、入力
用ＦＩＦＯのフル／非フル信号ＸＦＦＩが“ｌ” （非
フル）のときのみで、ＸＦＦＩが″Ｏ″ （フル）のと
きは取込まない（ａ，ｂは取込むが、Ｃは取込まない）
。
入力用ＦＩＦＯに取込んだデータはコア（ Ｃｏｒｅ）
ＤＳＰより転送命令で読み出すことができる。読出し
にはＭＯＶ命令などを用い、アドレスは０１００〜０１
０Ｆとする。但し、入力用ＦＩＦＯにデータが書き込ま
れる前に読出し命令があればＤＳＰはウェイト（Ｗａｉ
ｔ）状態になり、入力用ＦＩＦＯにデータが書き込まれ
信号Ｆ１７が“Ｏ”になるまでその状態が続く。このウ
ェイトになる点を除くと、入力ｐｒｐｏはＡＲＡＭと同
様なイメージでアクセスできる。
ＤＳＰより転送命令で読み出すことができる。読出し
にはＭＯＶ命令などを用い、アドレスは０１００〜０１
０Ｆとする。但し、入力用ＦＩＦＯにデータが書き込ま
れる前に読出し命令があればＤＳＰはウェイト（Ｗａｉ
ｔ）状態になり、入力用ＦＩＦＯにデータが書き込まれ
信号Ｆ１７が“Ｏ”になるまでその状態が続く。このウ
ェイトになる点を除くと、入力ｐｒｐｏはＡＲＡＭと同
様なイメージでアクセスできる。
第４図（ｂ）にこのコアＤＳＰ（！：のインタフェース
を示す。読出しはクロックＸＳＣＫで行なわれ、プログ
ラムカウンタＰＣはこれを計数して計数値をｎ，ｆｉ＋
１，ｆｉ＋２，・・・・・・とする。人力用ＦＩＦＯの
読出しデータＦＯ３１〜００はフリップフロップ１２、
マルチプレクサ１３を通って拡張バス上のデータＡＲ３
１〜ＯＯとして出て行く。信号ＦＩＴが″１″のときウ
ェイトになる。本例ではｎ，ｎ＋１ではＮＯ Ｗａｉｔ
であるがｎ＋２ではＷａｉｔになり、インバリッド部（
斜線を付して示す）が生じる。
を示す。読出しはクロックＸＳＣＫで行なわれ、プログ
ラムカウンタＰＣはこれを計数して計数値をｎ，ｆｉ＋
１，ｆｉ＋２，・・・・・・とする。人力用ＦＩＦＯの
読出しデータＦＯ３１〜００はフリップフロップ１２、
マルチプレクサ１３を通って拡張バス上のデータＡＲ３
１〜ＯＯとして出て行く。信号ＦＩＴが″１″のときウ
ェイトになる。本例ではｎ，ｎ＋１ではＮＯ Ｗａｉｔ
であるがｎ＋２ではＷａｉｔになり、インバリッド部（
斜線を付して示す）が生じる。
第５図（ａ）に出力用ＦＩＦＯのコアＤＳＰとのインタ
フェースを示す。出力用ＦＩＦＯにはコアＤＳＰよりＭ
ＯＶ命令などでデータを書き込むことが可能であり、ア
ドレスはＢＲＡＭの０２００〜０２０ＦまたはＩＲＡＭ
の０４００〜０４０Ｆを用いる。但し出力用ＦＩＦＯが
フルの状態のときに書き込み命令があるとＤＳＰはウェ
イトの状態になり、出力用ＦＩＦＯがフルでなくなるま
で（Ｆ２０＝０になるまで）その状態が続く。図ではア
ドレスｎについてはＮＯ Ｗａｉｔで拡張バス上のデー
タＢＡ３１〜００が書き込まれるが、ｎ＋１ではＦ２０
＝ｌでーａｆｔになり０それが０に戻って書き込みが行
なわれる。この出力用ＦＩＦＯは、フルのときにアクセ
スするとＤＳＰがーａｉｔ状態になる以外は、ＢＲＡＭ
と同様なイメージでアクセスできる。
フェースを示す。出力用ＦＩＦＯにはコアＤＳＰよりＭ
ＯＶ命令などでデータを書き込むことが可能であり、ア
ドレスはＢＲＡＭの０２００〜０２０ＦまたはＩＲＡＭ
の０４００〜０４０Ｆを用いる。但し出力用ＦＩＦＯが
フルの状態のときに書き込み命令があるとＤＳＰはウェ
イトの状態になり、出力用ＦＩＦＯがフルでなくなるま
で（Ｆ２０＝０になるまで）その状態が続く。図ではア
ドレスｎについてはＮＯ Ｗａｉｔで拡張バス上のデー
タＢＡ３１〜００が書き込まれるが、ｎ＋１ではＦ２０
＝ｌでーａｆｔになり０それが０に戻って書き込みが行
なわれる。この出力用ＦＩＦＯは、フルのときにアクセ
スするとＤＳＰがーａｉｔ状態になる以外は、ＢＲＡＭ
と同様なイメージでアクセスできる。
第５図（ｂｌに示すように、出力用ＦＩＦＯにデータが
書き込まれるとＸＥＦＯ信号が１．０を繰り返し（クロ
ック発生）、データがない空のときはκＥＦＯはＯのま
＼となる。ＸＥＦＯ信号にクロックが発生されたときは
出力用ＦＩＦＯは読出し可能であり（ＤＢ３１〜００に
は出力ＦＩＦＯの出力データが出力されている）、第５
図（Ｃｌに示すように出力用ＦＩＦＯリード信号ＲＯの
立上りで外部に次のデータＤＢ３１〜００を読み出すこ
とができる。
書き込まれるとＸＥＦＯ信号が１．０を繰り返し（クロ
ック発生）、データがない空のときはκＥＦＯはＯのま
＼となる。ＸＥＦＯ信号にクロックが発生されたときは
出力用ＦＩＦＯは読出し可能であり（ＤＢ３１〜００に
は出力ＦＩＦＯの出力データが出力されている）、第５
図（Ｃｌに示すように出力用ＦＩＦＯリード信号ＲＯの
立上りで外部に次のデータＤＢ３１〜００を読み出すこ
とができる。
入／出力用ＰＩＦＯＩ ０， ２ ０は第６図に示す
ようにＲＡＭとポインタで構戒する。ＦＩＦＯに与えら
れる１６個のアドレスは、この１ワード３２ビット、ｌ
６ワード、のＲＡＭの各ワードを指定する。
ようにＲＡＭとポインタで構戒する。ＦＩＦＯに与えら
れる１６個のアドレスは、この１ワード３２ビット、ｌ
６ワード、のＲＡＭの各ワードを指定する。
ポインタは具体的にはカウンタであり、その計数値が入
／出力（書込み／続出し）デコーダに入り、ＲＡＭのワ
ード線選択を行なう。
／出力（書込み／続出し）デコーダに入り、ＲＡＭのワ
ード線選択を行なう。
以上説明したように本発明によれば、入出力データに対
してＡＲＡＭ、ＢＲＡＭがあるＤＳＰに、そのＡＲＡＭ
， ＢＲＡＭと同一アクセス空間にマッピングされた入
出力ＦＩＦＯを設けたので、画像処理などにおける多量
のデータの高速処理が可能になる利点が得られる．
してＡＲＡＭ、ＢＲＡＭがあるＤＳＰに、そのＡＲＡＭ
， ＢＲＡＭと同一アクセス空間にマッピングされた入
出力ＦＩＦＯを設けたので、画像処理などにおける多量
のデータの高速処理が可能になる利点が得られる．
第１図は本発明の原理説明図、
第２図は本発明の実施例を示すブロック図、第３図はＦ
ＩＦＯ制御回路のブロック図、第４図は入力用ＦＩＦＯ
動作説明図、 第５図は出力用ＦＩＦＯの動作説明図、第６図は入／出
用ＦＩＦＯの構戒説明図、第７図はＤＳＰの一部を示す
ブロック図である。 第１図の００００〜ＯＩＦＦは入力用ＲＡＭのアドレス
空間、 ００００〜０２０Ｆは出力用ＲＡＭのアドレス空間であ
る。 出 願 人 守 士 通 株 式 会 社
ＩＦＯ制御回路のブロック図、第４図は入力用ＦＩＦＯ
動作説明図、 第５図は出力用ＦＩＦＯの動作説明図、第６図は入／出
用ＦＩＦＯの構戒説明図、第７図はＤＳＰの一部を示す
ブロック図である。 第１図の００００〜ＯＩＦＦは入力用ＲＡＭのアドレス
空間、 ００００〜０２０Ｆは出力用ＲＡＭのアドレス空間であ
る。 出 願 人 守 士 通 株 式 会 社
Claims (1)
- １、ランダムアクセスメモリ（ＲＡＭ）および演算ユニ
ット（ＡＬＵ）を備え、デジタルシグナルプロセッサを
構成する半導体集積回路において、該ランダムアクセス
メモリと同一のアドレス空間に属するファーストインフ
ァーストアウト（ＦＩＦＯ）メモリを設けたことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18215089A JPH0348344A (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18215089A JPH0348344A (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348344A true JPH0348344A (ja) | 1991-03-01 |
Family
ID=16113233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18215089A Pending JPH0348344A (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348344A (ja) |
-
1989
- 1989-07-14 JP JP18215089A patent/JPH0348344A/ja active Pending
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