JPH0348517A

JPH0348517A - Ｉｇｂｔ素子の駆動回路

Info

Publication number: JPH0348517A
Application number: JP31377489A
Authority: JP
Inventors: Majiyuumudaaru Goorabu; ゴーラブ・マジュームダール; Moichi Yoshida; 吉田　茂一
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-04-13
Filing date: 1989-12-01
Publication date: 1991-03-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、スイッチング用半導体素子の一種であるＩ
　Ｇ　Ｂ　Ｔ　（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉ
ｐＯｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）素子の駆動回路の
過電流保護回路に関する。

〔従来の技術〕

ＩＧＢＴ素子は、バイボーラトランジスタと同様に、高
耐圧・大電流定格という特徴を有する。

また、パワーＭＯＳＦＥＴと同様に、絶縁ゲート構造に
よる高入力インピーダンスを有し、駆動が容易で、高速
スイッチングが可能であるという特徴も有している。そ
のため、ＩＧＢＴ素子は、これらの特徴を有する新しい
デバイスとして、最近注目されている。ｉＧＴ，ＣＯＭ
ＦＥＴ，ＧＥＭＦＥＴ，ＭＢＴまたはＢｉＦＥＴなどと
いう商品名を有するデバイスが製品化されている。

第８Ａ図は、ＩＧＢＴ素子の回路記号を示す図であり、
ＩＧＢＴ素子のゲートＧ，コレクタＣ，エミッタＥが示
されている。第８Ｂ図はＩ　ＧＢＴ素子の等価回路を示
す回路図である。第８Ｂ図に示すように、ＩＧＢＴ素子
のゲートＧは、ＭＯＳトランジスタＱ　　のゲートに、
エミッタＥはＭＭＯＳＯＳトランジスタＱ　　のソースに、それぞれ接ＭＯＳ続されている。コレクタＣとエミッタＥとの間には、サ
イリスタを構成するｐｎｐ｝ランジスタＱ　およびｎｐ
ｎ　｝ランジスタＱ２が存在する。

ｌトランジスタＱｌのエミッタは、Ｉ　ＧＢＴ素子のコレ
クタＣに、ベースはトランジスタＱ２のコレクタに、コ
レクタはトランジスタＱ２のベースに接続される。トラ
ンジスタＱ２のコレクタは、変調抵抗ＲＭを介してＭＯ
ＳトランジスタＱＭｏＳのドレインに、エミッタはＩＧ
ＢＴ素子のエミッタに接続される。トランジスタＱ２の
ベース・エミッタ間には抵抗ＲＢＥが接続される。また
、第８Ａ図および第８Ｂ図にはコレクタ電流ＩＣが図の
ように示されている。

次に、ＩＧＢＴ素子の過電流保護について説明する。コ
レクタ電流！。が増加し、所定の値以上になると、トラ
ンジスタＱ．Ｑ２によって構成１される寄生サイリスタがターンオン状態となる。

いったん電流が流れ始めると、電流の遮断が不可能とな
り、発熱のため、ＩＧＢＴ素子が破壊されてしまう。こ
の現象をラッチアップと呼び、その時に流れる電流値を
ラッチアップ電流と呼ぶ。この問題は、ＩＧＢＴ素子を
用いるにあたって、充分に注意を要する。

従って、ＩＧＢＴ素子の過電流保護においては、ＩＧＢ
Ｔ素子の過電流をラッチアップ電流以下に抑制すること
が重要な課題となる。Ｉ　ＧＢＴ素子のコレクタ電流１
ｃはゲート電圧に依存している。

ゲート電圧が所定の値以上になると、コレクタ電流ＩＣ
がラッチアップ電流以上になり、ラッチアップが起こる
。

第９図はＩＧＢＴ素子の従来の駆動回路の一例を示す回
路図である。スイッチングユニットＳＵ内には、電圧源
ｖ　　，■　　が備えられている。

ＧＥＩ　　　ＧＥ２電圧源Ｖ　　の負電位側端子と電圧源■　　の正ＧＥＬ
　　　　　　　　　　　　　ＧＥ２電位側端子とが接地
される。電圧源Ｖ　　の正電ＧＥＬ位側端子は、出力抵抗Ｒ。およびスイッチング素子Ｓ１
を介して、出力点ＯＵＴに接続され、電圧源Ｖ　　の負
電位側端子は、スイッチング素子ＳＧＥ２２を介して出力点ＯＵＴに接続される。

出力点ＯＵＴは、ゲート抵抗Ｒ。を介してＩＧＢＴ素子
Ｑ。のゲートに接続される。Ｉ　ＧＢＴ素子Ｑｏのエミ
ッタは接地され、コレクタは負荷ＬＤおよび電流検出器
ＣＳを介して電源電圧Ｖ。０の正電位側端子に接続され
る。電源電圧Ｖ。０の負電位側端子は接地される。また
、寄生容量として、ゲート・コレクタ間に容量ＣＧＣが
、ゲート・エミヅタ間に容量ＣＧＥが存在する。

電流検出器ＣＳの出力は制御システムＳＹに与えられる
。電流検出器ＣＳが過電流を検出した場合には、制御シ
ステムＳＹはスイッチング素子Ｓ１をＯＦＦ状態、スイ
ッチング素子Ｓ２をＯＮ状態にして、Ｉ　ＧＢＴ素子Ｑ
。を強制的にＯＦＦ状態にする保護動作を行う。

次に、動作について説明する。制御システムＳＹからの
制御信号によってスイッチング素子３１，Ｓ２のＯ　Ｎ
／Ｏ　Ｆ　Ｆ状態が指定される。スイッチング素子Ｓ１
がＯＮ状態、スイッチング素子Ｓ２がＯＦＦ状態の一時
、Ｉ　ＧＢＴ素子Ｑ。はＯＮ状態になり、負荷ＬＤに電
流が供給される。スイッチング素子Ｓ１がＯＦＦ状態、
スイッチング素子Ｓ２がＯＮ状態の時、ＩＧＢＴ素子Ｑ
ｏはＯＦＦ状態になり負荷ＬＤには電流が流れなくなる
。このように、スイッチング素子Ｓ１．Ｓ２のＯＮ／Ｏ
ＦＦ状態を制御することにより、負荷ＬＤへの供給電流
を制御する。

次に、動作異常について説明する。負荷ＬＤとして、例
えばモータなどを用いた場合、モータの異常によって、
図中に（短絡）で示すように、電源電圧Ｖ　が直接、Ｉ
ＧＢＴ素子Ｑ。のコレクタＣＣに印加される場合がある。電ｍ電圧Ｖ。０としては数百
Ｖの電圧が用いられるので、コレクタ電流■　が急激に
増加し、ＥＧＢＴ素子Ｑ。が発熱すＣる。ＩＧＢＴ素子Ｑ。の温度が上昇すると、さらにコレ
クタ電流１ｃが増加し、第８Ｂ図に示すトランジスタＱ
．Ｑ２によって形成される寄生サｌイリスタがターンオンしやすくなる。そのため負荷短絡
時には、前述した制御システムＳＹによる保護動作が完
了する前に、発熱によるラッチアップが起こりやすくな
る。

また、負荷短絡時には、電源電圧Ｖ。０による大電圧が
コレクタ・エミッタ間に瞬間的に印加される。この時、
容ｍｃ，ｃ　　が存在するためにゲＧＣ　　　ＧＥ一ト電圧が瞬間的に増大する。その増大する電圧ΔＶＧ
Ｅは、コレクタ●エミッタ間にステップ状に印加される
増大電圧ΔｖＣＥを用いて、下記式（１）で与えられる
。

ΔＶ　一ΔＶ　ＣＥ　Ｘ　Ｃ　ｃｃ／　Ｃ　ＧＥ　　　
　”’　（１　）ＧＥ増大電圧ΔｖＣＥは数十Ｖから数百Ｖ程度の大きさであ
り、容量比ＣＧＣ／ＣＧＥは０．０１〜０．０５程度の
値である。例えば　ΔＶ　　−　　１００Ｖ，Ｃｏｃ／
ＣｏＥ−ＣＢ０．０５　　とすると式（ｌ）ヨり、ΔＶｏＥ−５Ｖ　
　となる。通常動作時よりもゲート電圧が、さらに５ｖ
増大するので、コレクタ電流Ｉ。が増大し、瞬間的にラ
ッチアップが起る可能性がある。

この容量成分の電圧上昇によるラッチアップは、ゲート
抵抗Ｒ。の値を小さくすれば、ある程度緩和できる。し
かし、ゲート抵抗ＲＧをあまりに小さくしてしまうと、
電圧源Ｖ　　への切換り時にＧＥ２変位ｄＶ／ｄｔが大きくなり、やはりＩ　ＧＢＴ素子Ｑ
ｏがラッチアップしやすくなり、かつコレクタ・エミッ
タ間に耐圧以上のサージ電圧が発生しやすくなるので、
ゲート抵抗Ｒ。として、通常数Ω〜百Ωの抵抗を用いる
必要がある。なお、この抵抗を大きくしすぎると、スイ
ッチング時間が長くなり、かつスイッチング時の損失が
増大し、高周波での駆動が困難になることが知られてい
る。

以上のような機構によって起こるラッチアップを防止す
るために、従来の駆動回路では、電圧源Ｖ　　の電圧を
小さくし、通常動作時におけるゲＧＥＩ一ト電圧を下げるという方法が用いられている。

この方法によるとＩＧＢＴ素子Ｑ。の通常のコレクタ電
流Ｉ。が小さく抑制され、負荷短絡時にコレクタ電流ｌ
ｃが増大しても、ラッチアップが起こりにくくなる。一
方、ＩＧＢＴ素子Ｑ。のオン抵抗が大きくなり、負荷Ｌ
Ｄ以外での電力損失が増加する。

〔発明がＡｑ決しようとする課題〕

従来のＩ　ＧＢＴ素子の駆動回路は以上のように構成さ
れているので、Ｉ　ＧＢＴ素子Ｑ。のラッチアップを防
ぐために、比較的低いゲート電圧によってＩＧＢＴ素子
Ｑｏを駆動していた。そのため、ＩＧＢＴ素子Ｑ。のオ
ン抵抗が高くなり、ＩＧＢＴ素子Ｑ。における電力損失
が大きくなるという問題があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、ＩＧＢＴ素子のラッチアップを防ぎつつ、
ゲート電圧を充分高くすることによって、ＩＧＢＴ素子
のオン抵抗を小さくし、電力損失を低減することのでき
るＩ　ＧＢＴ素子の駆動回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るＩＧＢＴ素子の駆動回路は、ＩＧＢＴ素
子のゲートにゲートバイアス電圧を与えることにより、
ＩＧＢＴ素子を駆動する順ゲートバイアス電圧源と、Ｉ
ＧＢＴ素子のコレクタに接続され、該コレクタの電圧を
所定電圧だけ降下させる電圧降下手段と、電圧降下手段
とＩＧＢＴ素子のエミッタとの間に接続され、分割され
た電圧を中間点より導出する電圧分割器と、ＩＧＢＴ素
子のゲートと所定の電位を与える端子との間に設けられ
た電流経路と、電圧分割器の中間点にゲートを接続され
、電流経路にソースおよびドレインを直列に介挿された
ＭＯＳＦＥＴと、ＩＧＢＴ素子のゲートと順ゲートバイ
アス電圧源との間に接続された出力抵抗とを備えたもの
である。

〔作用〕

この発明におけるＭＯＳＦＥＴは、電圧分割器の中間点
にゲートを接続され、Ｉ　ＧＢＴ素子のゲートと所定の
電位を与える端子との間に設けられた電流経路にソース
およびドレインを直列に介挿されるので、ＩＧＢＴ素子
のコレクタの電位が所定電位より高くなると導通状態と
なり、ＩＧＢＴ素子のゲート電位を制限する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるＩ　ＧＥＴ素子の駆動回
路の回路図である。

スイッチングユニットＳＵ内には電圧源ｖＧＥＬ’ｖＧ
Ｅ２が備えられている。電圧源Ｖ　　の負電位ＧＥＩ側端子と電圧源Ｖ　　の正電位側端子とが接地さＧＥ２れる。電圧源Ｖ　　の正電位側端子は、出力抵抗ＧＥＩＲｏおよびスイッチング素子ｓ１を介して、出カ点ＯＵ
Ｔに接続され、電圧源Ｖ　　の負電位側端ＧＥ２子は、スイッチング素子ｓ２を介して出カ点ＯＵＴに接
続される。また、制御システムＳＹからの制御信号によ
ってスイッチング素子Ｓｌ，Ｓ２のＯＮ／ＯＦＦ状態が
指定される。

出力点ＯＵＴは、ゲート抵抗Ｒ。を介してＩＧＢＴ素子
Ｑ。のゲートに接続される。ＩＧＢＴ素子Ｑ。のエミッ
タは接地され、コレクタは負荷ＬＤおよび電流検出器Ｃ
Ｓを介して電源電圧Ｖ。０の正電位側端子に接続される
。電源電圧■。０の負電位側端子は接地される。また、
寄生容量として、ゲート・コレクタ間に容量ＣＧｃが、
ゲート・エミッタ間に容量ＣＧＥが存在する。

電流検出器ＣＳの出力は制御システムｓＹに与えられる
。電流検出器ＣＳが過電流を検出した場合には、制御シ
ステムＳＹはスイッチング素子ＳｌをＯＦＦ状態、スイ
ッチング素子Ｓ２をＯＮ状態にして、ＩＧＢＴ素子Ｑ。

を強制的にＯＦＦ状態にする保護動作を行う。

出力抵抗Ｒ。とスイッチング素子Ｓ１との接続点は抵抗
Ｒｔ，を介してＭＯＳＩ−ランジスタＱＭのドレインに
接続される。ＭＯＳトランジスタＱＭのソースは、ダイ
オードＤ１のアノードに、ダイオードＤ１のカソードは
接地電位に接続される。

また、この経路には電流ＩＬが、図中の方向に流れる。

なお、ダイオードＤ　は、電流ＩＬの逆流｛を防止するためのものである。

ＩＧＢＴ素子ＱｏのコレクタはダイーオドＤ２のアノー
ドに、ダイオードＤ２のカソードはツエナーダイオード
Ｄｚのカソードに接続される。ツェナーダイオードＤｚ
のアノードは、ポテンシャルディバイダーとして機能す
る抵抗Ｒ　　，Ｒ　　を１２介して接地される。この経路には、電流ＩＲが図中の方
向に流れる。なお、ダイオードＤ２は電流■Ｒの逆流を
防止するためのものであり、なくてもよい。また抵抗Ｒ
１と抵抗Ｒ２との接続点は、ＭＯＳ｝ランジスタＱＭの
ゲートに接続される。

ＩＧＢＴ素子Ｑｏのコレクタ・エミッタ間には、通常Ｉ
ＧＢＴ素子Ｑ。に逆並列に還流ダイオードＤｗが組み込
まれており、還流ダイオードＤｗのアノードはエミッタ
に、カソードはコレクタに接続されている。また、第１
図に示すように、ＩＧＢＴ素子Ｑｏのコレクタからエミ
ッタへはコレクタ電流Ｉ。が流れる。

また通常、駆動回路全体は複数のアームから成るブリッ
ジ構成となっている。第１図に示す駆動回路はその中の
一つのアームに対応しており、他のアームも同様の構或
である。負荷ＬＤの両端には、さらに他のアームＡＲに
属する還流ダイオードＤｘが逆並列に接続されるように
、アーム間の配線が施されている。

次に動作について説明する。第２図および第３図は、第
１図に示す駆動回路の通常動作時での各部の波形を示す
タイミングチャートである。

時刻１＜１１において、第１図に示すスイッチング素子
Ｓ１がＯＦＦ状態、スイッチング素子Ｓ２がＯＮ状態で
ある。電圧ｒｉ．■　　　の負電位側端ＧＥ２子がスイッチング素子Ｓ２およびゲート抵抗Ｒ。

を介してＩＧＢＴ素子Ｑ。のゲートに接続される。

第２図に示すように、ゲート電圧Ｖ６として負の電圧（
−■　　）が与えられ、Ｉ　ＧＢＴ素子Ｑ。

ＧＥ２はＯＦＦ状態となる。第３図に示すように、コレクタ電
流ｌｃは流れず、コレクタ・エミッタ間電圧Ｖ。おとし
て電源電圧Ｖ。０が印加される。

また、ダイオードＤ　１　Ｄｚおよび抵抗Ｒ１，２Ｒ２によって形威される経路にも非常に大きい電源電圧
ｖｃｃが印加されているため、一定の大きさの電流ＩＲ
が流れる。この電流ＩＲは後述する保謹動作には関与す
るが、通常の駆動動作には関与せず、Ｉ　ＧＢＴ素子Ｑ
ｏがＯＦＦ状態であるこの期間においては無効電流とな
る。なお、この無効電流低減のための各素子の定数の設
定については後述する。

時刻１１において、スイッチング素子ｓ１が０Ｎ状態に
、スイッチング素子Ｓ２がＯＦＦ状態になる。電圧源Ｖ
　　の正電位側端子が、抵抗Ｒ。，ＧＥＩスイッチング素子Ｓ１およびゲート抵抗Ｒ。を介してＩ
　ＧＢＴ素子Ｑ。のゲートに接続される。第２図に示す
ように、ゲート電圧Ｖ。が上昇し時刻ｔ２においてＯｖ
に達する。さらに時刻ｔ３までにＩＧＢＴ素子Ｑ。が活
性状態になる電位に達する。このゲート電圧Ｖ。の上昇
に追随して、時刻ｔ３までにコレクタ電流Ｉ。が流れ出
す。また、ＩＧＢＴ素子ＱｏがＯＦＦ状態からＯＮ状態
に移行するため、電圧Ｖ。６が下がりだす。

一般にＩ　ＧＢＴ素子の特性として、ＯＮ状態の初期に
はゲート電圧が一定のレベルを保持する現象が起こる。

そのため、ＩＧＢＴ素子ＱｏがＯＮ状態になると、ゲー
ト電圧Ｖ。は時刻ｔ４まで、ある電圧を保ち、その後さ
らに上昇する。そして時刻ｔ　において、完全に電圧Ｉ
Ｗｖ　　の正電位５　　　　　　　　　　　　　ＧＥＬ側端子の電圧と等しくなる。

コレクタ電流■　は、時刻ｔ３から時刻ｔ４まＣでの間、他のアームＡＲに属する還流ダイオードＤｘの
逆回復電流のため一時的に増大し、通常のピーク電流ｌ
　　となる。その後、定常状態となＣＰＮり、電圧源Ｖ　　によって決定される通常の電流ＧＥＩ値■　となる。またＩＧＢＴ素子Ｑ。がＯＮ状態ＣＮになるのに従って電圧Ｖ　は時刻ｔ３から時刻ＣＥｔ　まで下がり、時刻ｔ４以後、ＩＧＢＴ素子４Ｑ　が完全にＯＮ状態になるので飽和電圧ｖｃＥｓ０になる。

第４図および第５図は短絡動作時の各部の波形を示すタ
イミングチャートである。

まず、後述する保護動作との対比のために、第１図の回
路から、ダイオードＤ　　，Ｄ　２　，　Ｄ　ｚ　１１抵抗Ｒ　　，Ｒ　　，Ｒ　　およびＭＯＳ｝ランジスタ
１２ＬＱＭより成る保護回路を取り除いた保護機能を備えてい
ない第９図に示す従来の駆動回路の短絡時の動作につい
て説明する。

まず、時刻ｔ３までに負荷ＬＤ内で短絡が起こっている
とする。第４図において、短絡時のゲート電圧Ｖ　の波
形は、時刻ｔ５まではスイッチンＧグ素子ＳＬ，Ｓ２のＯＮ／ＯＦＦ状態にしたがって、前
述した第２図に示す通常動作時のゲートａ圧Ｖ。と同様
の波形となる。

時刻ｔ５以後において、負荷ＬＤの短絡によって電源電
圧ｖｃｃが直接コレクタに印加されているため、ゲート
電圧Ｖ　は容量比ＣＧＣ／ＣＧＥに比例Ｇする増加電圧ΔＶ　だけ時刻ｔ６まで過渡的に上ＧＥ昇を続ける。その後、電圧源Ｖ　　の正電位側端ＧＥＩ子の電圧まで降下し、定常状態となって安定する。

また第５図に示すように、ゲート電圧Ｖ。の上昇に追随
してコレクタ電流ｌ　は時刻ｔ３までにＣ流れ出し、以後、増大する。そして電圧ΔｖＧＥの増加
分に対応して一時的に増加し、時刻ｔ６で短絡時のピー
ク電流Ｉ　　となる。その後定常状態ＣＰＳとなり、短絡時の一定の電流値Ｉ。３となる。

またコレクタ・エミッタ間電圧ｖｃＥは、ＩＧＢＴ素子
Ｑ。が完全なＯＮ状態に移行する時刻ｔ３から時刻ｔ　
までの間は、コレクタ電流１ｃが少４＜ＩＧＢＴ素子Ｑｏのコレクタ・エミッタ間抵抗が小さ
いため、電源電圧ｖｃｃから一時的に降下する。その後
、コレクタ電流１ｃが増大するとＩＧＢＴ素子Ｑｏのコ
レクタ・エミッタ間抵抗が大きくなり、さらに負荷ＬＤ
が短絡しているため、コレクタ・エミッタ間電圧ｖｃＥ
は電源電圧ｖｃｏに向かって上昇し、時刻ｔ６以後の定
常状態では、ほほ電源電圧Ｖ。０となる。

時刻ｔ６以後の定常状態においても、コレクタ・エミッ
タ間電圧Ｖ　が、ほぼ電源電圧■ＣｏとなＣＥっているため、短絡時の電流値■。３は、前述した第３
図に示す通常の電流値Ｉ。Ｎよりも非常に大きい値とな
り、例えば通常流れる定格電流の６〜７倍程度の電流値
となる。

以上のように保護機能を備えていない駆動回路において
は、一時的に増加する短絡時のピーク電流Ｉ　　のため
、ＩＧＢＴ素子Ｑ。が瞬間的にラＣＰ８ッチアップを起こす可能性がある。

また、短絡時のピーク電流Ｉ　　のため、ＩＧＣＰＳＢＴ素子Ｑｏがラッチアップを起こさなくても、以下の
ようにして発熱による電流増大のためラッチアップを起
こすす可能性がある。

前述したように、通常このような駆動回路は、スイッチ
ング素子Ｓｌ，Ｓ２を制御する制御システムＳＹによっ
ても保護されている。しかし、電流検出器ＣＳが負荷短
絡などの動作異常による過電流を検出し、制御システム
ＳＹがスイッチング素子Ｓ１をＯＦＦ状態にスイッチン
グ素子Ｓ２をＯＮ状態にして、強制的にＩＧＢＴ素子Ｑ
。をＯＦＦ状態にするまでには通常３０μＳｅｃ程度の
時間を必要とする。負荷短絡時には、時刻ｔ６以後の定
常状態においても、定格電流の６〜７倍程度の電流値Ｉ
　を有するコレクタ電流Ｉ。が流れ、ＣＳ５〜３０μｓｅｃ程度の時間で発熱によるラッチアップ
が起こってしまう。そのため制御システムＳＹによる保
護動作は無効となってしまう。

次に、保護機能を備えた第１図に示す駆動回路の動作に
ついて説明する。

時刻ｔ４までの動作は前述した保護機能を備えない回路
と同様の動作となる。時刻ｔ４以後、■ＧＢＴ素子Ｑ　
のコレクタ・エミッタ間電圧ｖｃＥ０が増加する。コレクタ・エミッタ間電圧ｖｃＥがツエナ
ーダイオードＤ　のツエナー電圧Ｖｚとダイ２オードＤ　の順方向電圧Ｖ，との和よりも大きい２時には、第６図に示す特性に従って電流ＩＲが流れる。

このＶ−１特性は用いるダイオードＤ２Ｄ７の特性に依
存するが、単調増加であり、電圧Ｖ　の増加に追随して
電流ＩＲも増加する。

ＣＥＭＯＳ｝ランジスタＱＭのゲート電圧は、ＩＲ×Ｒ　で
与えられる。ここで、ゲート電圧ＩＲ×２Ｒ　が、ＭＯＳトランジスタＱＭがＯＮ状態にな２る所定の閾値電圧ｖ１ＨとダイオードＤ１の順方向電圧
ＶＰとの和を越える時のコレクタ・エミッタ間電圧Ｖ　
を、閾値電圧Ｖ　　と定義する。コレＣＥ　　　　　　
　　ＣＥＴクタ・エミッタ間電圧Ｖ。Ｅが増加して、閾値電圧Ｖ　
　を越えると、ＭＯＳトランジスタＱＭがＯＣＥＴＮ状態になり電流１ｔ，が流れ出す。これにより、スイ
ッチングユニットＳＵの出力点ＯＵＴの電圧、つまりＩ
　ＧＢＴ素子Ｑ。のゲート電圧Ｖ。の大きさが下記式（
２〉で与えられる制限ゲート電圧Ｖ。Ｌとなる。

Ｖ　　−Ｉ　　Ｘ（Ｒ　　＋ｒ　　）＋Ｖ　　　・（２
）ＧＬ　　　Ｌ　　　　Ｌ　　　ＤＳ　　　　Ｆただし
、式〈２）において、ｒＤｓはＭＯＳトランジスタＱＭ
のＯＮ状態でのドレイン・ソース間抵抗である。また、
コレクタ・エミッタ間電圧ｖｃＥが閾値電圧Ｖ　　に達
し、制限動作を開始する時にＣＥＴ流れるコレクタ電流１ｃのピーク電流値は、ＩＧＢＴ素
子Ｑｏが瞬間的にラッチアップを起こさない程度に小さ
い必要がある。つまり、短絡時のピーク電流Ｉ　　が流
れる時刻ｔｅ以前に、かつ時ＣＰＳ刻ｔ４以後できるだけ早く、コレクタ・エミッタ間電圧
Ｖ　が閾値電圧Ｖ　　に達しＭＯＳトランＣＥ　　　　
　　　ＧＥＴジスタＱＭがＯＮ状態になるように、各素子の定数を設
定する必要がある。以上のような設定によって短絡時の
ピーク電流Ｉ　　によるＩＧＢＴ素ＣＰＳ子Ｑｏのラッチアップを防ぐことができる。

しかし、保護動作を開始するタイミングを早くするため
に、閾値電圧Ｖ　　をあまりに低く設定ＣＥＴすると、通常の駆動動作のタイミングが遅くなったり、
，ノイズなどの影響により誤って保護動作を開始したり
する。そのため、閾値電圧Ｖ　　は、ＧＥＴ通常の駆動動作および保護動作の両方が円滑に行えるレ
ベルに設定する必要がある。なお、このＭＯＳトランジ
スタＱＭがＯＮ状態になるタイミングの設定については
、さらに後述する。

また第４図に示すように、制限ゲート電圧Ｖ。，が充分
低い電圧となるように、式（２）内の各素子の定数が設
定されるので、時刻ｔ６以後の定常状態においてコレク
タ・エミッタ間電圧ｖｃＥとして非常に大きい電源電圧
Ｖ。０が印加されても、保護動作時のコレクタ電流ＩＣ
は、充分小さい電流値Ｉ　に制限される。電流値Ｉ。，
を、例えば通常流ＣＬれる定格電流の２倍程度に抑制すれば、過電流が流れは
じめてから発熱によるラッチアップが起こるまでの時間
を５０μｓｅｃ程度に延ばすことができる。そのため、
前述した制御システムＳＹによる保護動作が有効に動作
し、発熱によるラッチアップを防ぐことができる。

次に、無効電流低減のためのダイオードＤ　２　，Ｄ　
および抵抗Ｒ，Ｒ２の各素子の定数の設定Ｚ　　　　　
　　　　　　　　１について説明する。

ツェナーダイオードＤ２は、電圧降下手段として設けら
れている。そのため、負荷短絡時やＩＧＢＴ素子Ｑｏが
ＯＦＦ状態の期間において、、■ＧＢＴ素子Ｑｏのコレ
クタ・エミッタ間電圧Ｖ。Ｅとして電源電圧Ｖ。０が印
加されても、抵抗Ｒ１，Ｒ２にかかる電圧は、コレクタ
・エミッタ間電圧ｖｏＥより充分小さくなり電流ＩＲも
充分小さくなる。また負荷短絡が起こらず、Ｉ　ＧＢＴ
素子Ｑ。

が通常のＯＮ状態の期間においては、コレクタ●エミッ
タ間電圧Ｖ。Ｅは、第３図に示すように非常に小さい飽
和電圧Ｖ　　になるので、電流ＩＲはＣＥＳツエナーダイオードＤｚで阻止され、抵抗Ｒ１，Ｒ２に
は電流が流れない。

以上のように、ツエナーダイオードＤｚを電圧降下手段
として設ける事により、抵抗ＲＲｌノ２に流れる無効電流を低減し、消費電力を小さくすること
ができる。

なお、ツエナーダイオードＤＺを設けなくても、抵抗Ｒ
，Ｒ２の抵抗値を充分大きくすれば、こｌの部分での消費電力を小さくすることができるが、第１
図に示す駆動回路を集積化するに際して、半導体基板上
に高抵抗を精度良く形成するのは困難であり、また比較
的大きな実装面積を必要とする。

前述したように、ＭＯＳトランジスタＱＭのゲート電圧
は、抵抗Ｒ，Ｒ２の抵抗値に依存する。

ｌ抵抗Ｒ，Ｒ２の抵抗値にバラつきが生じると、！ゲート電圧Ｖ　が閾値電圧ｖＴｌ＋に達するタイミンＧグ、すなわち保護動作を開始するタイミングにもバラつ
きが生じる。そのため、実際の製品化に際して設計どお
り保護動作を開始しない駆動回路を生じる可能性が高く
なる。

以上のような事情を考慮すると、電源電圧Ｖ。０の大き
さに対応したツェナー電圧ｖ２を有するツェナーダイオ
ードＤｚを用いたり、さらに複数個のツエナーダイオー
ドを直列に接続したりして、この部分での電圧降下を充
分大きくし、実装面積が小さく、かつ精度良く形成でき
る比較的小さい抵抗値を有する抵抗Ｒ　　，Ｒ　　用い
る方が有利でｌ２ある。

次に、ＭＯＳトランジスタＱＭがＯＮ状態になるタイミ
ングの設定について説明する。

ＭＯＳトランジスタＱ　の閾値電圧”Ｔｌ＋は、そＨの製造工程上、例えばチャネル領域に打ち込まれる不純
物イオンの濃度を制御することなどにより、任意に設定
できる。従って、保護機能が働き出す閾値電圧Ｖ　　の
設定の自由度も大きくなる。

ＣＥＴまたＭＯＳＩ−ランジスタＱＭがＯＦＦ状態からＯＮ状
態に移行するのに必要な過渡時間、つまりＭＯＳ｝ラン
ジスタＱＭのゲートに閾値電圧ｖＴＨが与えられてから
ＭＯＳトランジスタＱＭが実際にＯＮ状態に移行するま
での時間は、短絡時のビーク電流Ｉ　　にによるラッチ
アップを防ぐためＣＰＳにも短い方が望ましい。

しかし、この過渡時間が短すぎると、以下に示すように
、通常のピーク電流Ｉ　　に対してもＭＣＰＮＯＳトランジスタＱＭがＯＮ状態になる誤動作を起こす
可能性がある。つまり、第３図に示すように、通常のピ
ーク電流■　　が流れる時刻ｔ３かＣＰＮら時刻ｔ４までの間においては、コレクタ●エミツタ間
電圧ｖＣＥは下がりきっておらず、ダイオードＤ　，ツ
エナーダイオードＤｚがＯＮ状態であ２る可能性が高い。このため、逆回復電流の一部が電流Ｉ
Ｒの一部として流れ込み、ＭＯＳトランジＱＭのゲート
電圧が一時的に高くなり、ＭＯＳトランジＱＭが誤って
ＯＮ状態になる可能性がある。

閾値電圧ＶＴＨは、このような誤動作を起こさないよう
なレベルに設定されるが、以下のようにＭＯＳトランジ
ＱＭの構造を選択することによって、さらに確実に誤動
作を回避できる。

第７Ａ図は、ＭＯＳトランジスタの断面構造の一例を示
す図である。第７Ａ図に示すように、ＭＯＳトランジス
タＱＭとしては、垂直拡散（ＶＤＭＯＳ）構造を有する
ＭＯＳ｝ランジスタが用いられる。ＶＤＭＯＳ　トラン
ジスタは高い耐圧および大きい電流容量をを有するとと
もに、以下に示すようにゲート電極のキャパシタ容量を
比較的大きく設定できる構造を有している。

図において、ドレイン電極Ｄに接続されたｎ＋拡散領域
１の上にはｎ一拡散領域２が形成される。

ｎ＋拡散領域１およびｎ一拡散領域２はドレインとして
機能する。ｎ一拡散領域２内にはｐ拡散領域３が形成さ
れ、ｐ拡散領域３内にはソース電極Ｓに接続されソース
として機能するｎ　拡散領域４が形成される。ｎ＋拡散
領域４とｎ一拡散領域２との間のｐ拡散領域３の表面付
近にはチャネル領域５が形成され、チャネル領域５およ
びチャネル領域５の間のｎ　拡散領域２の上方には、ゲ
ート酸化膜６介してゲート電極７が形威される。

第７Ｂ図は、第７Ａ図に示すｖＤＭＯＳトランジスタの
ユニットセルの平面構造の一例を示す図である。第７Ｂ
図に示すように、チャネル領域５は一辺の長さＬの矩形
状の平面構造を有しており、ゲート電極７の大きさも長
さＬに対応して決定される。

ＭＯＳトランジスタＱＭとして、チャネル領域５の一辺
の長さＬが大きく導適時のドレイン・ソース間抵抗’Ｄ
Ｓが小さい、つまり電流容量が大きくゲート電極７のキ
ャパシタ容量が大きい構造のものを選択すると、瞬間的
なピーク電流■　　にＣＰＮ対してはゲート電圧があまり上昇せずムダな保護動作を
回避でき、過剰な電流が一定時間以上続く短絡時のピー
ク電流■　　に対してはゲート電圧ＣＰＳが充分に上昇し、必要な保護動作を開始する駆動回路を
構戊することができる。

また、第７Ｂ図に示すユニットセルを多く形成して、そ
の複数のユニットセルを並列に接続しても、ゲート電極
７のキャパシタ容量を大きくすることができる。さらに
、ゲート電極７のキャパシタ容量を大きくするために、
ゲート酸化膜６の厚さを薄くしたり、ゲート電極７の上
側の酸化膜の厚さやｐｎ接合の接合容量を調整したりし
てもよい。

なお、六角形やくし形の他の平面構造を有するｖＤＭＯ
Ｓトランジスタについても同様に、ゲート容量の大きさ
を制御できる。

例えば、第５図に示す時刻ｔ１からピーク電流Ｉｃｐｓ
が流れる時刻ｔ６までの所要時間は、２〜３μｓｅｃ程
度である。また、第３図に示す時刻ｔ　から通常のピー
ク電流Ｉ　　が流れる時刻まＩ　　　　　　　　　　　
　ＣＰＮでの所要時間は、高周波用Ｉ　ＧＢＴ素子で０．　　１
μＳｅｃ程度、低周波用ＩＧＢＴ素子で０．８〜１．０
μｓｅｃ程度である。以上のような数値を考慮すると、
スイッチングユニットＳＵや負荷ＬＤが高周波用か低周
波用かによって変化するが、ＭＯＳ｝ランジスタＱＭの
構造、主としてゲート容量を制御することにより、通常
のピーク電流■　　が流れる時刻後、および短絡時のピ
ーク電ＣＰＮ流が流れる時刻までに、誤動作を回避しつつＭＯＳトラ
ンジスタＱＭを充分ＯＮ状態にすることができ、短絡時
のピーク電流Ｉ　　によるラッチアＣＰＳップを防ぐことができる。

つまり、高周波用ＩＧＢＴ素子に対しては、ゲート容量
の小さいＭＯＳトランジスタＱＭを、低周波用Ｉ　ＧＢ
Ｔ素子に対してはゲート容量の大きいＭＯＳトランジス
タＱＭを用いればよい。

このようにして、負荷短絡時などにＩ　ＧＢＴ素子Ｑ。

に過剰なコレクタ電流Ｉ。が流れるのを抑制することに
より、誤動作を回避しつつ瞬間的な電圧上昇および発熱
によるラッチアップを防ぎ、Ｉ　ＧＢＴ素子Ｑ。の過電
流保護を行うことができる。

〔発明の効果〕

以上のようにこの発明によれば、ＭＯＳＦＥＴは、電圧
分割器の中間点にゲートを接続され、■ＧＢＴ素子のゲ
ートと所定の電位を与える端子との間に設けられた電流
経路にソースおよびドレインを直列に介挿されるので、
Ｉ　ＧＢＴ素子のコレクタの電位が所定電位より高くな
ると導通状態となり、Ｉ　ＧＥＴ素子のゲート電位を制
限する。

そのため、ＩＧＢＴ素子のラッチアップを防ぎつつ、ゲ
ート電圧を充分高くすることによって、ＩＧＢＴ素子の
オン抵抗を小さくし、電力損失を低減することのできる
Ｉ　ＧＢＴ素子の駆動回路を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＩＧＢＴ素子の駆動
回路の回路図、第２図は第１図に示す回路の通常動作時
のゲート電圧の波形を示すタイミングチャート、第３図
は第１図に示す回路の通常動作時のコレクタ・エミッタ
間電圧およびコレクタ電流の波形を示すタイミングチャ
ート、第４図は第１図に示す回路の負荷短絡時のゲート
電圧の波形を示すタイミングチャート、第５図は第１図
に示す回路の負荷短絡時のコレクタ・エミッタ間電圧お
よびコレクタ電流の波形を示すタイミングチャート、第
６図はコレクタ・エミッタ間電圧と電流との関係を示す
グラフ、第７Ａ図はＭＯＳトランジスタの断面図、第７
Ｂ図はＭＯＳ｝ランジスタの平面図、第８Ａ図はＩ　Ｇ
ＢＴ素子の回路記号を示す図、第８Ｂ図はＩ　ＧＢＴ素
子の等価回路を示す図、第９図は従来のＩＧＢＴ素子の
駆動回路の回路図である。図において、Ｑ　はＩＧＢＴ素子、■　　は電Ｏ　　　
　　　　　　　ＧＥＬ圧源、Ｄ　はツェナーダイオード、Ｒ，Ｒ２は２　　　
　　　　　　　　　　　　　　　　　　　　　１抵抗、
Ｑ　はＭＯＳトランジスタ、Ｒｏは出力抵Ｈ抗である。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）ＩＧＢＴ素子のゲートにゲートバイアス電圧を与
えることにより、前記ＩＧＢＴ素子を駆動する順ゲート
バイアス電圧源と、前記ＩＧＢＴ素子のコレクタに接続され、該コレクタの
電圧を所定電圧だけ降下させる電圧降下手段と、前記電圧降下手段と前記ＩＧＢＴ素子のエミッタとの間
に接続され、分割された電圧を中間点より導出する電圧
分割器と、前記ＩＧＢＴ素子のゲートと所定の電位を与える端子と
の間に設けられた電流経路と、前記電圧分割器の中間点にゲートを接続され、前記電流
経路にソースおよびドレインを直列に介挿されたＭＯＳ
ＦＥＴと、前記ＩＧＢＴ素子のゲートと前記順ゲートバイアス電圧
源との間に接続された出力抵抗とを備えたＩＧＢＴ素子
の駆動回路。