JPH0348521B2 - - Google Patents
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- JPH0348521B2 JPH0348521B2 JP58032373A JP3237383A JPH0348521B2 JP H0348521 B2 JPH0348521 B2 JP H0348521B2 JP 58032373 A JP58032373 A JP 58032373A JP 3237383 A JP3237383 A JP 3237383A JP H0348521 B2 JPH0348521 B2 JP H0348521B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- instruction cycle
- cpu
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Safety Devices In Control Systems (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は第４図に示すように所定のシステム
Ａを制御するシステムを制御回路に関する。
Ａを制御するシステムを制御回路に関する。
さらに詳細には、所定のシステムＡを制御する
自動制御回路部Ｃが故障したときに、この故障が
直ぐに回復しないときに、この故障を速やかに検
出するとともに、こ故障が直らないときに、この
システムＡを手動操作できるように自動切換する
ようにしたシステム制御回路に関する。
自動制御回路部Ｃが故障したときに、この故障が
直ぐに回復しないときに、この故障を速やかに検
出するとともに、こ故障が直らないときに、この
システムＡを手動操作できるように自動切換する
ようにしたシステム制御回路に関する。
従来から、大きなシステムを制御するには、ノ
イズ等により誤動作しないように種々対策がなさ
れている。例えば、第１図に示すように自動制御
回路部のクロツクパルスジエネレーターからの信
号Ｅにしたがつてプログラムカウンターを作動さ
せ、所定のメモリから命令信号を取り出させるよ
うにした中央処理装置（以下CPUで示す。）にお
いて、前記CPUから、所定時間経過後プログラ
ムカウンターをリセツトする信号Ｆを出力するよ
うにしたものが示されているが、前記CPUが壊
れているときには、リセツト出来なくなる。
イズ等により誤動作しないように種々対策がなさ
れている。例えば、第１図に示すように自動制御
回路部のクロツクパルスジエネレーターからの信
号Ｅにしたがつてプログラムカウンターを作動さ
せ、所定のメモリから命令信号を取り出させるよ
うにした中央処理装置（以下CPUで示す。）にお
いて、前記CPUから、所定時間経過後プログラ
ムカウンターをリセツトする信号Ｆを出力するよ
うにしたものが示されているが、前記CPUが壊
れているときには、リセツト出来なくなる。
本願発明はかかる従来の欠点に鑑みなされたも
のであつて、システムを制御するシステムを制御
回路がノイズによつて短期間制御不能になつて
も、所定時間経過後リセツトさせたり、CPUが
完全に壊れた場合には、自動的に手動操作に切換
わるようにしてシステムの制御が全く不能になる
ことを避けることにある。
のであつて、システムを制御するシステムを制御
回路がノイズによつて短期間制御不能になつて
も、所定時間経過後リセツトさせたり、CPUが
完全に壊れた場合には、自動的に手動操作に切換
わるようにしてシステムの制御が全く不能になる
ことを避けることにある。
以下に本願発明をその一実施例にもとづき詳細
に説明する。
に説明する。
図において、Ａは被制御システムである。Ｂは
入力信号である。Ｃは自動制御回路部である。Ｄ
は手動操作回路部である。Ｘは自動制御回路部Ｃ
と手動操作回路部Ｄの切換スイツチである。自動
制御回路部Ｃは第２図に示すようにCPU部１と
検出部２とよりなる。前記CPU部１はCPU１１
とこのCPU１１から所定のプログラムにしたが
つて１命令サイクル終了毎に命令サイクル終了信
号１２を出力し、この命令サイクル終了信号１２
をフリツプフロツプ等の変換回路１３で等間隔で
出力されるハイレベル信号Ｈとローレベル信号Ｌ
とにしてCPU部１から出力する。２は検出部で
ある。この検出部２は前記CPU部１から出力さ
れる命令サイクル終了信号の到来を検出するため
に第１のカウンター部２１と第２のカウンター部
２２とこの第１及び第２のカウンター部２１，２
２の出力のいずれの側から出力されてもリセツト
信号を出力するためのORゲート２３と前記第１
及び第２のカウンター部２１，２２の検出時間間
隔の基準とするための発振回路２４と自動制御と
手動操作とを切換るための第３のカウンター部２
５と前記ORゲート２３からの信号をワンシヨツ
ト信号とするための変換回路２６とよりなる。前
記第１及び第２のカウンター部２１，２２の構成
は第１のANDゲート２１１と第１のカウンター
２１２とで構成し、前記体１のANDゲート２１
１の入力は検出時間間隔の基準とするための発振
回路２４からの信号２１１１と命令サイクル終了
信号が変換回路１３により変換された信号１３１
とを入力する。第２のカウンター部２２は第２の
ANDゲート２２１と第２のカウンター２２２と
前記第２のANDゲート２２１への入力信号を変
換するためのNOTゲート２２３とで構成する。
この第２のカウンター部２２は前記命令サイクル
終了信号が変換回路１３で変換された状態が丁度
前記第１のカウンター部２１の第１のANDゲー
ト２１１とは逆の信号レベルのとき前記CPU部
１が故障したときでもこれを検出出来るようにす
るためにNOTゲート２２３をもうけている。
入力信号である。Ｃは自動制御回路部である。Ｄ
は手動操作回路部である。Ｘは自動制御回路部Ｃ
と手動操作回路部Ｄの切換スイツチである。自動
制御回路部Ｃは第２図に示すようにCPU部１と
検出部２とよりなる。前記CPU部１はCPU１１
とこのCPU１１から所定のプログラムにしたが
つて１命令サイクル終了毎に命令サイクル終了信
号１２を出力し、この命令サイクル終了信号１２
をフリツプフロツプ等の変換回路１３で等間隔で
出力されるハイレベル信号Ｈとローレベル信号Ｌ
とにしてCPU部１から出力する。２は検出部で
ある。この検出部２は前記CPU部１から出力さ
れる命令サイクル終了信号の到来を検出するため
に第１のカウンター部２１と第２のカウンター部
２２とこの第１及び第２のカウンター部２１，２
２の出力のいずれの側から出力されてもリセツト
信号を出力するためのORゲート２３と前記第１
及び第２のカウンター部２１，２２の検出時間間
隔の基準とするための発振回路２４と自動制御と
手動操作とを切換るための第３のカウンター部２
５と前記ORゲート２３からの信号をワンシヨツ
ト信号とするための変換回路２６とよりなる。前
記第１及び第２のカウンター部２１，２２の構成
は第１のANDゲート２１１と第１のカウンター
２１２とで構成し、前記体１のANDゲート２１
１の入力は検出時間間隔の基準とするための発振
回路２４からの信号２１１１と命令サイクル終了
信号が変換回路１３により変換された信号１３１
とを入力する。第２のカウンター部２２は第２の
ANDゲート２２１と第２のカウンター２２２と
前記第２のANDゲート２２１への入力信号を変
換するためのNOTゲート２２３とで構成する。
この第２のカウンター部２２は前記命令サイクル
終了信号が変換回路１３で変換された状態が丁度
前記第１のカウンター部２１の第１のANDゲー
ト２１１とは逆の信号レベルのとき前記CPU部
１が故障したときでもこれを検出出来るようにす
るためにNOTゲート２２３をもうけている。
而して図外の入力信号によつて、前記CPU部
１が予め定められたプログラムによつてシステム
を制御し、１つの命令サイクルが終了すると命令
サイクル終了信号１２を出力し、この命令サイク
ル終了信号１２を変換回路１３でハイレベルとロ
ーレベルの等間隔の信号〔第３図ロ参照〕にして
前記CPU部１から出力する。そして前記命令サ
イクル終了信号が所定の時間間隔の内に、即ち前
記CPU部が正常に作動しているときに到来する
と第１及び第２のカウンター部の時間間隔以内で
あるため第１若しくは第２のカウンター２１２，
２２２は反対側のカウンター部の変換回路からの
入力信号によつてリセツトされるように構成して
いるので、前記第１及び第２のカウンター部２
１，２２からは出力信号は出ない。
１が予め定められたプログラムによつてシステム
を制御し、１つの命令サイクルが終了すると命令
サイクル終了信号１２を出力し、この命令サイク
ル終了信号１２を変換回路１３でハイレベルとロ
ーレベルの等間隔の信号〔第３図ロ参照〕にして
前記CPU部１から出力する。そして前記命令サ
イクル終了信号が所定の時間間隔の内に、即ち前
記CPU部が正常に作動しているときに到来する
と第１及び第２のカウンター部の時間間隔以内で
あるため第１若しくは第２のカウンター２１２，
２２２は反対側のカウンター部の変換回路からの
入力信号によつてリセツトされるように構成して
いるので、前記第１及び第２のカウンター部２
１，２２からは出力信号は出ない。
ところが、前記CPU部１になんらかの故障が
あり命令サイクル終了信号がCPU１１から出力
されないと前記変換回路１３の出力はハイまたわ
ローレベルの状態で停止したままとなる。この状
態を変換回路からの出力がローレベルの状態とす
ると、第２のカウンター部２２が出力信号を出す
〔第３図ニ参照〕。これはNOTゲート２２３によ
り反転された信号が第２のANDゲート２２１継
続的に信号が出力され、カウンター２２２の時間
間隔基準を越えるので第２のカウンター部２２か
ら信号〔第３図ニ参照〕が出る。この信号はOR
ゲート２３〔第３図ホ参照〕を介してワンシヨツ
ト信号変換回路２６でワンシヨツト信号に変換さ
れて前記CPU１をリセツトするためのリセツト
信号〔第３図イ，α参照〕を出力する。このリセ
ツト信号により前記CPU部１が正常な状態に復
帰した場合には再び命令サイクル終了信号が出力
され〔第３図ロ，（ ）参照〕問題なく使用継続
出来る。また前記リセツト信号で前記CPU部１
が正常な状態に復帰しなかつた場合には前記変換
回路の出力信号は同じ信号出力レベルを維持し続
けるので第３のカウンター部２３が出力信号を出
力する〔第３図ヘ参照〕。なお２５１はスイツチ
ング素子、２５２はANDゲート、５２３はカウ
ンターである。
あり命令サイクル終了信号がCPU１１から出力
されないと前記変換回路１３の出力はハイまたわ
ローレベルの状態で停止したままとなる。この状
態を変換回路からの出力がローレベルの状態とす
ると、第２のカウンター部２２が出力信号を出す
〔第３図ニ参照〕。これはNOTゲート２２３によ
り反転された信号が第２のANDゲート２２１継
続的に信号が出力され、カウンター２２２の時間
間隔基準を越えるので第２のカウンター部２２か
ら信号〔第３図ニ参照〕が出る。この信号はOR
ゲート２３〔第３図ホ参照〕を介してワンシヨツ
ト信号変換回路２６でワンシヨツト信号に変換さ
れて前記CPU１をリセツトするためのリセツト
信号〔第３図イ，α参照〕を出力する。このリセ
ツト信号により前記CPU部１が正常な状態に復
帰した場合には再び命令サイクル終了信号が出力
され〔第３図ロ，（ ）参照〕問題なく使用継続
出来る。また前記リセツト信号で前記CPU部１
が正常な状態に復帰しなかつた場合には前記変換
回路の出力信号は同じ信号出力レベルを維持し続
けるので第３のカウンター部２３が出力信号を出
力する〔第３図ヘ参照〕。なお２５１はスイツチ
ング素子、２５２はANDゲート、５２３はカウ
ンターである。
本願発明は、入力信号によつて予め定められた
プログラムにしたがつて動作して所定のシステム
を制御する自動制御回路部と、この自動制御回路
部が故障したときに所定のシステムを手動で制御
する手動操作回路部とを含むシステム制御回路装
置において、前記自動制御回路部は少なくとも入
力信号により所定のプログラムにしたがつて順次
制御信号を出力するとともに前記所定のプログラ
ムに従つて１つの命令サイクルを終了したことを
示す命令サイクル終了信号を出力するようにした
CPU１１と、このCPU１１からの命令サイクル
終了信号を等間隔でON，OFF信号に変換して出
力する変換回路１３とからなる中央処理装置部１
と、この中央処理装置部１から出力される命令サ
イクル終了信号を別に設けた発信回路２４からの
信号との積として第１のカウンター２１２に入力
し、前記命令サイクル終了信号を反転した信号と
前記発信回路２４からの信号との積として第２の
カウンター２２２に入力するようにし、第１のカ
ウンターは命令サイクル終了信号の反転信号でリ
セツトし第２のカウンターは命令サイクル終了信
号でリセツトするようにし、この第１及び第２の
カウンターの出力をORゲート２３を介して出力
するようにして一定時間以上CPU１１が停止し
ていることを検出するとともに、このORゲート
２３の出力をワンシヨツト信号に変換する変換回
路２６を介してCPU１１をリセツトするととも
に、このORゲート２３の信号と前記発信回路２
４からの信号との積として第３のカウンター２５
３に入力し、この第３のカウンター２５３の出力
により自動から手動に切り替えるようにする検出
部２を含むシステム制御回路装置としたので、前
記自動制御回路部２がノイズ等によつて誤動作し
たときでも、１つの命令サイクル終了時間と略同
じ程度の時間間隔で回復させることが出来、また
中央処理装置部１が破壊してしまつたような状態
では自動制御回路部２から手動操作回路部に自動
的に切換るのでシステムが全く制御出来なくなる
というような状態を防止出来る。
プログラムにしたがつて動作して所定のシステム
を制御する自動制御回路部と、この自動制御回路
部が故障したときに所定のシステムを手動で制御
する手動操作回路部とを含むシステム制御回路装
置において、前記自動制御回路部は少なくとも入
力信号により所定のプログラムにしたがつて順次
制御信号を出力するとともに前記所定のプログラ
ムに従つて１つの命令サイクルを終了したことを
示す命令サイクル終了信号を出力するようにした
CPU１１と、このCPU１１からの命令サイクル
終了信号を等間隔でON，OFF信号に変換して出
力する変換回路１３とからなる中央処理装置部１
と、この中央処理装置部１から出力される命令サ
イクル終了信号を別に設けた発信回路２４からの
信号との積として第１のカウンター２１２に入力
し、前記命令サイクル終了信号を反転した信号と
前記発信回路２４からの信号との積として第２の
カウンター２２２に入力するようにし、第１のカ
ウンターは命令サイクル終了信号の反転信号でリ
セツトし第２のカウンターは命令サイクル終了信
号でリセツトするようにし、この第１及び第２の
カウンターの出力をORゲート２３を介して出力
するようにして一定時間以上CPU１１が停止し
ていることを検出するとともに、このORゲート
２３の出力をワンシヨツト信号に変換する変換回
路２６を介してCPU１１をリセツトするととも
に、このORゲート２３の信号と前記発信回路２
４からの信号との積として第３のカウンター２５
３に入力し、この第３のカウンター２５３の出力
により自動から手動に切り替えるようにする検出
部２を含むシステム制御回路装置としたので、前
記自動制御回路部２がノイズ等によつて誤動作し
たときでも、１つの命令サイクル終了時間と略同
じ程度の時間間隔で回復させることが出来、また
中央処理装置部１が破壊してしまつたような状態
では自動制御回路部２から手動操作回路部に自動
的に切換るのでシステムが全く制御出来なくなる
というような状態を防止出来る。
また本願発明の如き構成にしたので極めて簡単
な構造によつて目的を達成することが出来たもの
である。
な構造によつて目的を達成することが出来たもの
である。
図面は本願発明を説明する図面であつて第１図
は本願発明の従来例を示す電気回路図である。第
２図乃至第４図は本願発明を説明する図面であつ
て第２図は本願発明の電気回路図、第３図は第２
図に示す電気回路図の信号のタイムチヤート図、
暖４図は本願発明のシステムをを示すブロツク図
である。 Ａ……被制御システム、Ｂ……入力信号、Ｃ…
…自動制御回路部、Ｄ……手動操作回路部、１…
…CPU部、１１……CPU、１２……命令サイク
ル終了信号、１３……変換回路、１３１……
CPU部からの出力信号、２……検出回路部、２
１……第１のカウンター部、２２……第２のカウ
ンター部、２３……ORゲート、２４……発振回
路、２５……第３のカウンター部、２６……ワン
シヨツト信号変換回路、２１１，２２１，２５２
……ANDゲート、２１２，２２２，２５３……
カウンター、２２３……NOTゲート、２５１…
…スイツチング素子、２５２……リレー。
は本願発明の従来例を示す電気回路図である。第
２図乃至第４図は本願発明を説明する図面であつ
て第２図は本願発明の電気回路図、第３図は第２
図に示す電気回路図の信号のタイムチヤート図、
暖４図は本願発明のシステムをを示すブロツク図
である。 Ａ……被制御システム、Ｂ……入力信号、Ｃ…
…自動制御回路部、Ｄ……手動操作回路部、１…
…CPU部、１１……CPU、１２……命令サイク
ル終了信号、１３……変換回路、１３１……
CPU部からの出力信号、２……検出回路部、２
１……第１のカウンター部、２２……第２のカウ
ンター部、２３……ORゲート、２４……発振回
路、２５……第３のカウンター部、２６……ワン
シヨツト信号変換回路、２１１，２２１，２５２
……ANDゲート、２１２，２２２，２５３……
カウンター、２２３……NOTゲート、２５１…
…スイツチング素子、２５２……リレー。
Claims (1)
- 【特許請求の範囲】 １ 入力信号によつて予め定められたプログラム
にしたがつて動作して所定のシステムを制御する
自動制御回路部と、この自動制御回路部が故障し
たときに所定のシステムを手動で制御する手動操
作回路部とを含むシステム制御回路装置におい
て、 前記自動制御回路部は少なくとも入力信号によ
り所定のプログラムにしたがつて順次制御信号を
出力するとともに前記所定のプログラムに従つて
１つの命令サイクルを終了したことを示す命令サ
イクル終了信号を出力するようにしたCPUと、
このCPUからの命令サイクル終了信号を等間隔
でON，OFF信号に変換して出力する変換回路と
からなる中央処理装置部と、 この中央処理装置部から出力される命令サイク
ル終了信号を別に設けた発信回路２４からの信号
との積として第１のカウンター２１２に入力し、
前記命令サイクル終了信号を反転した信号と前記
発信回路からの信号との積として第２のカウンタ
ー２２２に入力するようにし、第１のカウンター
は命令サイクル終了信号の反転信号でリセツトし
第２のカウンターは命令サイクル終了信号でリセ
ツトするようにし、この第１及び第２のカウンタ
ーの出力をORゲートを介して出力するようにし
て一定時間以上CPUが停止していることを検出
するとともに、このORゲートの出力をワンシヨ
ツト信号に変換する変換回路を介してCPUをリ
セツトするとともに、このORゲートの信号と前
記発振回路からの信号との積として第３のカウン
ターに入力し、この第３のカウンターの出力によ
り自動から手動に切り替えるようにする検出部を
含むシステム制御回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032373A JPS59158402A (ja) | 1983-02-28 | 1983-02-28 | システム制御回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032373A JPS59158402A (ja) | 1983-02-28 | 1983-02-28 | システム制御回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158402A JPS59158402A (ja) | 1984-09-07 |
| JPH0348521B2 true JPH0348521B2 (ja) | 1991-07-24 |
Family
ID=12357137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032373A Granted JPS59158402A (ja) | 1983-02-28 | 1983-02-28 | システム制御回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158402A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288010A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 監視装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725002A (en) * | 1980-12-17 | 1982-02-09 | Yokogawa Hokushin Electric Corp | Contol device using microcomputer |
-
1983
- 1983-02-28 JP JP58032373A patent/JPS59158402A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59158402A (ja) | 1984-09-07 |
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