JPH0348666Y2 - - Google Patents

Description

【考案の詳細な説明】 〔考案の技術分野〕 本考案は、エミユレータ等の測定器のインタフ
エース装置に関し特に、Ｃ−MOS
（CompIementaly Metal Oxide
Semiconductor）で構成された入力部を有する測
定器等のインタフエース装置に関する。

〔従来技術〕

従来から、コンピユータ、電子測定器等種々の
装置にマイクロコンピユータ（μPC）が使用され
ている。これらμPCおよびその周辺回路はTTL
（Transistor Transistor Logic）回路により構
成されていたが、近年、消費電力に対する要求等
からTTL信号レベルを扱うＣ−MOS構成された
μPCが開発され、種々の装置に使用されている。
この場合、μPCのみをＣ−MOS構成とし周辺回
路をＣ−MOSとTTLを混在させた構成としてい
る。従つて、Ｃ−MOS構成されたμPCを使用す
る装置の論理動作が正常か否か等を測定するため
には、その入出力部がＣ−MOS構成されたエミ
ユレータ等が必要となる。一般に、Ｃ−MOS構
成された入出力部を有する装置においては、Ｃ−
MOS回路の入力部がオープン回路になることに
よりＣ−MOS回路が破壊しないように、プル・
ダウン抵抗器と称される高抵抗器（例えば、抵抗
値が500KΩ〜1MΩ）が入力部の信号ラインと基
準電位点（以下単に基準電位とも記す）間に接続
される。

一方、TTL信号をＣ−MOS回路に入力する場
合には、TTL信号レベル（高レベルが2.4V）か
らＣ−MOSレベル（高レベルが3.5V）に変換す
る必要があるため、入力部の信号ラインと電源間
にプル・アツプ抵抗器（例えば、抵抗値が10KΩ
〜100KΩ）を接続する必要がある。

エミユレータを使用してTTL信号レベルを扱
うＣ−MOS構成されたμPCをエミユレートする
場合、互換性の点からエミユレータの入力部をＣ
−MOS構成する必要がある。従つて、信号レベ
ル変換および入力部保護のために、入力部の各信
号ラインに１個づつのプル・アツプ抵抗器、プ
ル・ダウン抵抗器を接続しなければならない。こ
れは、信号ラインが数十本と多い場合、抵抗器の
実装が極めて繁雑となり、また、高価となる欠点
があつた。

〔考案の目的〕

本考案は簡単な構成で、その入力部がＣ−
MOS構成された装置の保護および入力信号レベ
ルのレベル変換を可能にしたインタフエース装置
を提供することを目的とする。

〔考案の構成〕

本考案のインタフエース装置は、複数の入力信
号ラインと電源ラインとを有する入力部と、一端
が前記複数の入力信号ラインの各々に接続され、
他端が前記電源ラインに接続された複数の抵抗器
と、前記電源ラインと基準電位間に接続された抵
抗器とから構成されている。

〔実施例〕

第１図は本考案の実施例を示すブロツク図であ
る。図において、被試験装置１０１は、内部にＣ
−MOS構成のμPCおよびTTL構成の周辺回路か
ら成る演算部１０２を有している。演算部１０２
は電源ライン１０３および信号ライン１０４〜１
０６を介してコネクタ１０７に接続されている。
電源ライン１０３には電源Vccが接続されてい
る。一方、エミユレータ１１０は内部に入出力回
路１１９、抵抗器１１５〜１１８を有している。
電源ライン１１１および信号ライン１１２〜１１
４は電気ケーブル１０９を介してソケツト１０８
に接続されている。コネクタ１０７とソケツト１
０８を接続した場合、電源ライン１０３は電源ラ
イン１１１と接続され、また、信号ライン１０４
〜１０６は各々信号ライン１１２〜１１４と接続
されるように構成されている。

なお、被試験装置１０１およびエミユレータ１
１０の内部回路は説明に必要な部分のみを示し、
他の回路は省略している。図において、被試験装
置１０１は、通常動作状態では、演算部１０２に
μPCが搭載されており、また、ソケツト１０８は
コネクタ１０７へ接続されていない。演算部１０
２は電源Vccから印加された電圧によつて動作す
る。

被試験装置１０１をエミユレートする場合、演
算部１０２からμPCは取り除かれ、コネクタ１０
７とソケツト１０８が接続される。これによつ
て、電源Vccは電源ライン１０３を介して電源ラ
イン１１１と接続される。また、信号ライン１０
４〜１０６は各々信号ライン１１２〜１１４と接
続される。

以上の如く被試験装置１０１とエミユレータ１
１０とを接続することにより、エミユレータ１１
０は取り除かれたμPCに代わつて動作すると共
に、被試験装置１０１のプログラムの良否、信号
タイミングの良否を測定する。

エミユレータ１１０でのTTL信号レベルから
Ｃ−MOS信号レベルへの変換は以下の如くして
実現されている。

入出力部１１９に接続された信号ライン１１２
〜１１４には、電源ライン１０３，１１１および
抵抗器１１５〜１１７を介して電源Vccが接続さ
れている。これによつて、演算部１０２のTTL
レベルの信号に応答する信号（Ｃ−MOS信号レ
ベル）が入出力部１１９に入力される。プル・ア
ツプ抵抗器１１５〜１１７への電源としてエミユ
レータ１１０側の電源を使用しない理由は入出力
部１１９から被試験装置に信号を出力した場合、
被試験装置１０１にVcc以上の信号が入らないよ
うにすることにより、被試験装置１０１を保護す
るためである。

次にソケツト１０８をコネクタ１０７からはず
してエミユレータのみを使用した場合、電源ライ
ン１１１および信号ライン１１２〜１１４が基準
電位から浮いた状態にならないようにする必要が
ある。このための方法として、電源ライン１１１
および信号ライン１１２〜１１４の各々と基準電
位間に破線で示すように抵抗器１２０〜１２２を
接続すればよいが、前述したように繁雑且つ高価
となる。ソケツト１０８をコネクタ１０７からは
ずし、エミユレータ１１０のみで使用する場合に
は、信号ライン１１２〜１１４がエミユレータ１
１０で使用されない事を利用し、本考案では抵抗
器１１８を設けることにより入出力回路１１９の
保護を実現している。

〔考案の効果〕

本考案によれば、簡単な構成で、入力信号のレ
ベル変換および入力部の保護を行ない得る。

【図面の簡単な説明】

第１図は本考案の実施例を示す図。 １０１：被試験装置、１０２：演算部、１０
７：コネクタ、１０８：ソケツト、１０９：電気
ケーブル、１１０：エミユレータ、１１９：入出
力部。

Claims (1)

1. 【実用新案登録請求の範囲】 複数の信号ライン１１２〜１１４と第二の電源
   ライン１１１とを有し、第一の電子装置１０１と
   第二の電子装置１１０とを断続自在に電気的に接
   続する接続手段１０７，１０８，１０９におい
   て、 前記第一の電子装置１０１と前記第二の電子装
   置１１０とが接続されたときには前記第二の電源
   ラインが前記第一の電子装置の第一の電源ライン
   １０３に接続給電され、 前記第二の電源ラインと前記複数の信号ライン
   のそれぞれとの間にはそれぞれの第一の抵抗群１
   １５〜１１７が接続され、 前記第二の電源ラインと基準電位点の間には第
   二の抵抗１１８が接続されていることを特徴とす
   るインタフエース装置。