JPS6021618A - オンチツプクロツク発生器を有するマクロセルアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、一般的にはマクロセルアレイに関するもので
あシ、更に詳しく云うと、オンチップクロック発生器を
有する多重ゲート・バイポーラマクロセルアレイに関す
る。

背景技術 大規模デジタル集積回路に対する需要を満たすために、
半導体業界は３つの基本的アプローチ全開発した。これ
らの３つのアプローチは標準的なオフザシエルフ（ｏｆ
ｆ　ｔｈｅ　５ｈｅｌｆ）回路、カスタム回路およびゲ
ートアレイを含む。標準的なオフザシエルフ回路は大量
生産によって最低価格で買えるか、所望する回路に対す
る柔軟性は限られている。カスタム回路は所望する回路
の数が多くないと価格の点で制約がある。ゲートアレイ
はチップ内に拡散した多数のゲート回路の標準的アレイ
でおる。これらのゲート回路を機能的カスタム回路に変
換する金属化（ｍｅｔａｌｌｉｚａｔｉｏｎ）パターン
は顧客の要求に応じて処理される。

マクロセルアレイは、ゲートアレイ概念を拡大したもの
である。マクロセルは基本ゲートよシも高レベルの論理
機能を行うアレイサブセクションである。マクロセルア
レイは、論理シミュレーションを定義するのに用いられ
るマクロ機能が論理ゲートを相互接続して形成するので
はなく基本セル構造内で直接に実施されるアレイ回路で
ある。

マクロセルアレイ中の各セルは多数の接続されていない
トランジスタおよび抵抗を含む。金属化相互接続パター
ンは各セル円の相互接続されたトランジスタおよび抵抗
をマクロと呼ばれる小規模集積（ＳＳＩ）論理機能に変
える。　これらのマクロはデュアル形”Ｄ”フリップフ
ロップ、デュアル全加算器、カッド（ｑｕａｄ）ラッチ
、および多数のＩらかしめ定義した機能のような標準的
論理素子の形をとる。マクロはまた金属化によって相互
接続され所望の大規模集積（ＬＳＩ）設計を形成する。

マクロセルアレイチップの高密度バッキングはシステム
コンポーネント数を最高％。にまで減少させ、電力損失
を届までにも改善する。

典型的なマクロセルは入力を受けと多論理機能を行うた
めの入力セル１ｗ力を与え論理機能を行うための出力セ
ル、入力を受けとシ論理機能を行うための主要セル、バ
イアス電圧を与えるバイアス発生器セル、およびクロッ
クパルス金与えるためのクロック発生器セルを有する。

バイアス発生器セルだけが人力／出力パッドに接続され
ていない０ しかし、以前から知られているマクロセルアレイは、設
計者とエンドユーザの両方に問題を提起するという欠点
を有する。マクロセルアレイのゲート全クロックするの
に用いられるクロック発生器は代表的な場合には幅の狭
いパルスを有する。

クロックパルスは代表的な場合には大きなファンアウト
を有する。即ち、それは多数のゲートを駆動させなけれ
ばならない。この大きなファンアウトは幅の狭いパルス
全縮小させる。パルスの縮小の程度が大きすぎると、パ
ルスは余シにも狭くなシすぎて回路動作を不適当にする
。一部のチップは他のチップよ多動作が遅く、チップの
動作が遅（なればなる程幅の広いパルスを必要とするの
で更にパルス幅の問題が起きる。

従って必要なのは、大きなファンアウトに対する感度の
低下した幅の狭いパルスを有するオンチップクロック発
生０金もったマクロセルである。

発明の要約 従って、本発明の目的は、改良されたマクロセルアレイ
を提供することである。

本発明のもう１つの目的は、オンチップクロック発生器
を有するマクロセルアレイを提供することである。

本発明の更にも５１つの目的は、幅の狭いパルスを有す
るオンチップクロック発生器を含むマクロセルアレイを
提供することである。

本発明の上記の、およびその他の目的を成る１つの形で
達成するために、その各々が複数の半導体デバイスを有
する複数のセル含有するマクロセルアレイが提供されて
いる。これらの半導体デノくイスは各セル内で相互接続
していて論理機能を与える。１つ又は複数の金属化層内
の複数の水平経路指定（ｒｏｕＨｎｇ）チャネルは各セ
ル内で、および各セル間で論理機能の入力／出力点に接
続されている。金属化層内の複数の垂直経路指定チャネ
ルは水平経路指定チャネルと入力／出カッ（ラドの間に
結合されている。

前記複数のセルのうちの１つのセル内にオンチップクロ
ック発生器が備えられている。このクロック発生器は前
記複数の入力／出力）くラドのうちの１つに結合され、
入力信号に応答して出力として遅延信号を与える。出力
手段は前記ゲート手段に結合され、入力信号および遅延
信号に応答してクロックパルス全発生させる。外部オー
ツ（ライド信号は入力信号に関係なくクロックツ（ルス
の制御を詔づ。

本発明の上記の、およびその他の目的、特徴および長所
は、添付の図面とともに下記の詳細な説明から一層よく
理解されるであろう。

発明の詳細説明 第１図は、入力／出力バツド２．出力セル３・クロセル
アレイを示す。金属化層（図示されていない）円の経路
指定チャネルは所望する論理によって決定される方法に
よって任意のセルを互に、また人力／出力バッド２に接
続している。セル３゜４＋５＋６は水平に近接している
が、金属化が行われるまではセル間に実際の電気的接触
は行われない。各セルは一定の機能を与えるような方法
で金属化層によって接続される複数の半導体デノくイス
を含む。各セルは２つ又はそれ以上の論理七ルアに更に
分割してもよい。

３つの金属化層（図示されていない）が用いられ、そこ
では最初の２層は当業者に周知の方法でマクロを相互接
続し、第３の層はパワーパシング（ｐｏｗｅｒ　ｂｕｓ
ｓｉｎｇ）を相互接続している。金属化層内の水平経路
指定チャネル８は所望する論理によって決定される方法
によシもし必要ならば任意のセルを相互に、また人力／
出力バッド２に接続している。１つだけの水平経路指定
チャネル８が示されているが、３０ものチャネルがセル
の各水平行（ｒｏｗ）を横切ってもよい。

金属化層内の垂直経路指定チャネル９は水平経路指定チ
ャネル８０間を横切って織るように配置され、それで接
続して所望の論理を与える。垂直経路指定チャネル９は
セルの上を通らずに、セルの各垂直桁の間に位置してい
る。１つだけの垂直経路指定チャネル９が示されている
が、実際の数はそれよシも多く、各チップの要求によっ
て変わる。

第２図全参照すると、クロック発生器５（第１図）は端
子１２における入力信号に応答するゲート回路１１ヲ含
む。端子１２は入力／出力バッド２のうちの任意の１つ
でよい。クロック発生器５′ｔ−オンチップにすること
によって、一方のチップに対する他方のチップの相対的
遅さは補償（ｃｏｍｐｅｎｓａｔｅ　）される。即ち、
遅いチップによシ発生されたパルスは速いチップによシ
発生されたパルスよυ幅が広く、それによってパルス幅
の必要条件を満たす。

トランジスタ１３は、ベースを端子１２に接続させ、エ
ミッタを差動的に接続されたトランジスタ１４のエミッ
タに接続させ、かつ電流源トランジスタ１５ノコレクタ
に接続させている。トランジスタ１５ｉｄ、ベースをバ
イアス電圧ＶｃＢを受けとるように適合させ、エミッタ
を抵抗１７によって電圧供給線１６に結合させている。

トランジスタ１４ハ、ベース’６バイアス電圧Ｖｎｎｅ
受けとるように適合させ、コレクタを抵抗１９によシミ
圧供給線１８に結合させ、かつ抵抗２１によシトランジ
スタ１３のコレクタに結合させている。トランジスタ１
３のコレクタは、更にエミッタ７オロアトランジスタ２
２のベースに接続されている。トランジスタ２２は、コ
レクタラミ圧供給線１８に結合させ、エミッタ全抵抗２
３によシ供給電圧ｉ？ｌｉ！１６に結合させ、かつトラ
ンジスタ２４のべ−スに結合させている。トランジスタ
２４ハ、エミッタを差動的に接続したトランジスタ２５
のエミッタに接続させ、かつ電流源トランジスタ２６の
コレクタに接続させている。トランジスタ２６ハ、ベー
スをバイアス電圧ｖＣ８を受けとるように適合させ、エ
ミッタを抵抗２７によシ供給電圧線１Ｇに結合させてい
る。トランジスタ２５は、ベースをバイアス電圧金堂け
とるように適合させ、コレクタを抵抗２８によシ供給電
圧線１８に結合させ、かつ抵抗２９によりトランジスタ
２４のコレクタに結合させている。

トランジスタ２４のコレクタは、更にエミッタフォロア
トランジスタ３１のベースに接続されている。

トランジスタ３１は、コレクタ供給電圧線１８に接続さ
せ、エミッタを抵抗３２によシ供給電圧線】６に結合さ
せ、かつトランジスタ３３のベースに接続させている。

トランジスタ３３は、エミッタを差動的に接続している
トランジスタ３４のエミッタおよび電流源トランジスタ
３５のコレクタに接続させている。

トランジスタ３５は、ベースをバイアス電圧Ｖｃｓｆｉ
”受けとるように適合させ、エミッタを抵抗３６により
供給電圧線１６に結合させている。トランジスタ３４は
、ベースをバイアス電圧ＶｎＢｋ受けとるように適合さ
せ、コレクタを抵抗３７によって供給電圧線１８に結合
させ、かつ抵抗３８によってトランジスタ３３のコレク
タに結合させている。トランジスタ３３ノコレクタは、
更にエミッタフォロアトランジスタ３９のベースに接続
させている。トランジスタ３９は、コレクタを供給電圧
線１８に接続させ、エミッタを抵抗４１によって供給電
圧端子１６に結合させ、かつトランジスタ４２のベース
に接続させている。

トランジスタ４３のベースは入力端子１２に接続され、
トランジスタ４４のベースは、タ１部オーバーライド高
信号を受信するように適合している。トランジスタ４２
　、４３　、４４のコ１／クタは、抵抗４５によって供
給電圧端子に結合している。トランジスタ４２，４３゜
４４のエミッタは差動的に接続したトランジスタ４６の
エミッタに接続され、トランジスタ４７のコレクタに接
続されている。トランジスタ４６は、ベースをバイアス
電圧ＶＢｌｌｆｉｌ’受けとるように適合させ、コレク
タを抵抗４８によってトランジスタ４２　、４３　。

４４のコレクタに結合させている。トランジスタ４７は
、ベースをバイアス電圧ＶＢＢ”ｆｃ受けとるように適
合させ、エミッタを差動的に接続させ、−電流源トラン
ジスタのコレクタに接続させている。トランジスタ５１
のベースは、バイアス電圧ＶＣ８を受けとるように適合
しておシ、トランジスタ５１は、エミッタ全抵抗５１に
よシミ圧供給線１６に結合させている。トランジスタ４
９のベースは、トランジスタ５３のエミッタに接続され
、抵抗５４によって電圧供給線１６に結合されている。

トランジスタ５３のベースは、外部オーバーライド低信
号を受信するように適合しておシ、トランジスタ５３は
、コレクタを供給電圧線１８に接続させている。トラン
ジスタ４９のコレクタは、トランジスタ４６のコレクタ
およびトランジスタ５５のベースに接続されている。ト
ランジスタ５５は、コレクタを供給電圧線１８に接続さ
せ、エミッタを出力端子５６に接続させ、かつ抵抗５７
によって供給電圧５１６に結合させている。

先づ第１にトランジスタ４２　、４４　、５３のベース
はすべて低であり、端子１２は高であると仮定しよう。

そうすると端子５６における出力は高になる。入力端子
１２への印加が負に移行すると（ｎｅｇａｔｉｖｅ　ｇ
ｏ−１ｎｇ　ｔｒａｎｓｉｔｉｏｎ）　トランジスタ１
３ヲターンオフし、トランジスタ２２のベースを高にす
る。トランジスタ２２が導通すると、トランジスタ２４
０ベースは高になシ、従ってトランジスタ２４ヲターン
オンし、そのコレクタを低にする。トランジスタ３１の
ベースが低になると、トランジスタ３３のベースは低に
なる。トランジスタ３３がターンオフすると、トランジ
スタ３９のベースは高になり、トランジスタ４２のベー
スは高に々る。

しかし、トランジスタ４３のベースが低になった後３ゲ
ート遅延（ｔｈｒｅｅ　ｇａｔｅ　ｄｅｌａｙｓ）　”
、ではトランジスタ４２のベースは高にならない。ゲー
ト遅延数は、増減してパルス幅を変える。本発明は図示
されているように３ゲート遅延に限定すること全意味す
るものではない。この３ゲート遅延の間隔の間に、トラ
ンジスタ４２　、４３　、４４および５５のベースはす
べて低になシ、従って端子５６における出力も低になる
。これは第３図の波形全参照することによって更によく
理解される。波形Ａはトランジスタ１３　、４３のベー
スに印加された端子１２における入力信号を表わす。波
形Ｂはトランジメタ４２のベースに印加された信号を表
わす。波形Ｃは端子５６における信号を表わす。波形Ａ
が６１において下方に移行すると、波形Ｃはトランジス
タ４３　、４６　、５５に固有の伝播遅延による僅かな
遅延の後に６２において下方に移行する。３ゲート遅延
後に波形Ｂは、６３において上方に移行する。次に波形
Ｃはトランジスタ４３　、４６　、５５に関連した僅か
な遅延後に６４において上方に移行する。

トランジスタ４２がターンオンするやいなや、電流はト
ランジスタ４６かられきへ向けられ（ｄｉｖｅｒｔ）、
トランジスタ４６のコレクタは高になシ、トランジスタ
５５ヲプルアツプして出力端子５６ヲ高にする。

トランジスタ５５は大型トランジスタであシ、抵抗５７
は大量の電流を引いてクロックパルスが大量なファンア
ウトに対する低下した感度をもつことができるように設
計されている。

トランジスタ４４のベースに印加された外部オーバーラ
イド高信号は、端子１２における入力信号に関係なく電
流全トランジスタ４６かられきへそらし、出力端子５６
ヲ高にする。トランジスタ５３のベースに印加された外
部オーバーライド低信号はトランジスタ４９のベースを
高にし、端子１２における入力信号および外部オーバー
ライド高信号の状態には関係なくトランジスタ５５のベ
ースから電流を引き込んで（ｓｉｎｋ）出力端子５６ヲ
低にする。この配置はクロックパルスの手動制御を可能
にする。

大きなファンアウトに対する感度の低下した幅の狭いパ
ルスを有するオンチップクロック発生器を含むマクロセ
ルアレイが提供されたことが上記の説明によシ認識され
るはずである。

【図面の簡単な説明】

第１図は、マクロセルのレイアウト図である。 第２図は、本発明の好ましい実施例を示す。 第３図は、本発明の好ましい実施例において選択された
点における波形を示す。 特許出願人　モトローラ・インコーボレーテツド代理人
弁理士　玉　蟲　久　五　部

Claims (1)

1. 【特許請求の範囲】 １、その各々が複数の半導体デバイスを有し、前記半導
   体デバイスが各セル内で相互に接続され論理機能を与え
   る複数のセルと、 その各々が入力信号を受信するように適合された複数の
   入力／出力パッドと、 前記論理機能の選択された入力／出力点において前記複
   数の半導体デバイスに結合された、前記セルの上にある
   １つ又は複数の金属化層内の複数の水平経路指定チャネ
   ルと、 前記水平経路指定チャネルと前記入力／出力パッドに結
   合された前記セルの上にある１つ又は複数の金属化層内
   の複数の垂直経路指定チャネルと、を具備し、前記複数
   のセルのうちの１つのセル内に含まれるクロック発生器
   は、 前記複数の入力／出力パッドのうちの１つに結合して入
   力信号に応饗シ、出力として遅延信号を有するゲート手
   段と、 前記複数の入力／出力パッドのうちの１つと前記ゲート
   手段に結合さ・れ、前記入力信号と前記遅延信号に応答
   してクロックパルスを発生させる出力手段と、 を具えることな特徴とするマクロセルアレイ。 ２　前記ゲート手段は、直列接続した２セツト又はそれ
   以上のセットの差動接続トランジスタを含み、入力信号
   と遅延信号との間の時間が前記直列接続した２セツト又
   はそれ以上の差動接続トランジスタの伝播遅延の合計で
   ある特許請求の範囲第１項によるマクロセルアレイ。 ３、　出力手段は、 基準電圧に結合したベースを有する第１トランジスタと
   、 複数の入力／出力パッドのうちの１つに結合したベース
   を有し、前記第１トランジスタに差動的に接続した第２
   トランジスタと、 前記ゲート手段に結合したベースを有し、遅延信号に応
   答し、前記第１トランジスタに差動的に接続した第３ト
   ランジスタと、 前記第１トランジスタと出力端子との間にエミッタフォ
   ロアとして結合して出力信号を与える第