JPH0349418A - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JPH0349418A JPH0349418A JP1185108A JP18510889A JPH0349418A JP H0349418 A JPH0349418 A JP H0349418A JP 1185108 A JP1185108 A JP 1185108A JP 18510889 A JP18510889 A JP 18510889A JP H0349418 A JPH0349418 A JP H0349418A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は例えば電源の低下時におけるＩＣ誤動作に基
づく周辺機器の破損を防止するためなどに用いられる電
圧検出回路、 特にＩＣ内への組込みに適した構成の電圧検出回路に関
する。 最近、ドライバＩＣ等では、ＩＣ内部で電源電圧を監視
し、電圧が低下し、成る電圧になったら出力をしゃ断す
るようになって来ている。 なお以下各図において同一の符号は同一もしくは相等部
分を示す。
づく周辺機器の破損を防止するためなどに用いられる電
圧検出回路、 特にＩＣ内への組込みに適した構成の電圧検出回路に関
する。 最近、ドライバＩＣ等では、ＩＣ内部で電源電圧を監視
し、電圧が低下し、成る電圧になったら出力をしゃ断す
るようになって来ている。 なお以下各図において同一の符号は同一もしくは相等部
分を示す。
第３図の従来の電源電圧検出回路の構成例を示す。同図
において５は電源、３は電源５の電圧から基準電圧ｖ１
を作り出す基準電圧回路、２は電源５の電圧を抵抗Ｒ４
，Ｒ５で分圧した電圧■２と、前記基準電圧■１とを比
較するコンパレータで、電源５の電圧の異常な低下を検
出し比較出力４として出力する。 この基準電圧回路３はＮ型基板の０ＭＯ３構造のＩＣに
おいて用いられる回路で、基準電圧Ｖ１の精度を高める
ために、寄生バイポーラトランジスタＱｌ、Ｑ２による
バンドギャップを利用した回路構成となっている。 即ちこの例では２つのＮＰＮ八イへ−ラトランジスタＱ
ｌ、Ｑ２は互いにベースを結合され、トランジスタＱ１
のエミッタには電流検出用の直列抵抗Ｒ１，Ｒ２が、ま
たトランジスタＱ２のエミッタには同じく抵抗Ｒ３がそ
れぞれ直列に挿入されている。１は抵抗Ｒ２の両端電圧
■６と抵抗Ｒ３の両端電圧■７とがほぼ等しくなるよう
にトランジスタＱ１．Ｑ２の共通のベースに帰還をかけ
るオペアンプである。この帰還のかかった状態では下記
（１）、 （２）式で成立する。 Ｖ６＝Ｒ２・！１ζＶ７＝Ｒ３・１２−・−（１）ＶＢ
ＥＩ ＋Ｒ１・Ｉｔ ＃ＶＢＥ２ ・−−−−−−−
ｍ−−−−（２）但し １１：トランジスタＱｌのエミ
ッタ電流Ｉ２：トランジスタＱ２のエミッタ電流■ＢＩ
！１：トランジスタＱｌのベース・エミッタ電圧 ＶＢＥ２：）ランジスタＱ２のベース・エミッタ電圧 である。 この例ではトランジスタＱｌのエミッタ面積がトランジ
スタＱ２のエミッタ面積よりも大きく形成されており、
（２）式が成立するためには電流１１は一定値でなけれ
ばならず、更に（１）式によって電流１１と１２の比は
一定でなければならないので、結局、電流Ｉ２も一定値
でなければならない。この様にしてオペアンプ１の出力
として下式（３）の基準電圧Ｖｌが得られる。 Ｖｌ ＝Ｖ７ ＋ＶＢＥ２ ・−−−−−−−−
−−−−−−−・−一−−−−−−−−・−・−−−−
・・・・ （３）
において５は電源、３は電源５の電圧から基準電圧ｖ１
を作り出す基準電圧回路、２は電源５の電圧を抵抗Ｒ４
，Ｒ５で分圧した電圧■２と、前記基準電圧■１とを比
較するコンパレータで、電源５の電圧の異常な低下を検
出し比較出力４として出力する。 この基準電圧回路３はＮ型基板の０ＭＯ３構造のＩＣに
おいて用いられる回路で、基準電圧Ｖ１の精度を高める
ために、寄生バイポーラトランジスタＱｌ、Ｑ２による
バンドギャップを利用した回路構成となっている。 即ちこの例では２つのＮＰＮ八イへ−ラトランジスタＱ
ｌ、Ｑ２は互いにベースを結合され、トランジスタＱ１
のエミッタには電流検出用の直列抵抗Ｒ１，Ｒ２が、ま
たトランジスタＱ２のエミッタには同じく抵抗Ｒ３がそ
れぞれ直列に挿入されている。１は抵抗Ｒ２の両端電圧
■６と抵抗Ｒ３の両端電圧■７とがほぼ等しくなるよう
にトランジスタＱ１．Ｑ２の共通のベースに帰還をかけ
るオペアンプである。この帰還のかかった状態では下記
（１）、 （２）式で成立する。 Ｖ６＝Ｒ２・！１ζＶ７＝Ｒ３・１２−・−（１）ＶＢ
ＥＩ ＋Ｒ１・Ｉｔ ＃ＶＢＥ２ ・−−−−−−−
ｍ−−−−（２）但し １１：トランジスタＱｌのエミ
ッタ電流Ｉ２：トランジスタＱ２のエミッタ電流■ＢＩ
！１：トランジスタＱｌのベース・エミッタ電圧 ＶＢＥ２：）ランジスタＱ２のベース・エミッタ電圧 である。 この例ではトランジスタＱｌのエミッタ面積がトランジ
スタＱ２のエミッタ面積よりも大きく形成されており、
（２）式が成立するためには電流１１は一定値でなけれ
ばならず、更に（１）式によって電流１１と１２の比は
一定でなければならないので、結局、電流Ｉ２も一定値
でなければならない。この様にしてオペアンプ１の出力
として下式（３）の基準電圧Ｖｌが得られる。 Ｖｌ ＝Ｖ７ ＋ＶＢＥ２ ・−−−−−−−−
−−−−−−−・−一−−−−−−−−・−・−−−−
・・・・ （３）
しかしながら第３図の電源電圧検出回路においては、基
準電圧回路３と電源電圧の比較回路とを別々に構成して
いたため、回路の精度は基準電圧回路部のオペアンプ１
の特性とコンパレータ２の特性とを複合したものとなる
。従って電圧検出レベルのバラツキが大きくなってしま
う。またオペアンプ１やコンパレータ２として、０ＭＯ
３構造で精度のよい差動アンプを構成する場合は、ＩＣ
チップに占める差動アンプの占有面積が大きくなでしま
うという問題があった。 そこで本発明はこの問題を解消するために、基準電圧回
路部とコンパレータ部を共通化し得る電圧検出回路を提
供することを課題とする。
準電圧回路３と電源電圧の比較回路とを別々に構成して
いたため、回路の精度は基準電圧回路部のオペアンプ１
の特性とコンパレータ２の特性とを複合したものとなる
。従って電圧検出レベルのバラツキが大きくなってしま
う。またオペアンプ１やコンパレータ２として、０ＭＯ
３構造で精度のよい差動アンプを構成する場合は、ＩＣ
チップに占める差動アンプの占有面積が大きくなでしま
うという問題があった。 そこで本発明はこの問題を解消するために、基準電圧回
路部とコンパレータ部を共通化し得る電圧検出回路を提
供することを課題とする。
前記の課題を解決するために本発明の回路は、’第１の
ＮＰＮ （ＰＮＰ））−７７ジスタ（Ｑｌ）（７）ベー
スと、該トランジスタよりエミッタ面積の小さい第２の
ＮＰＮ （ＰＮＰ））ランジスタ（Ｑ２）のベースとを
接続し、 この２つのトランジスタのコレクタを相互に接続し、 前記第１のトランジスタのエミッタに直列に第１の抵抗
（Ｒ１）を、さらに該抵抗に直列に第２の抵抗（Ｒ２）
をそれぞれ接続し、 前記第２のトランジスタのエミッタに直列に第３の抵抗
（Ｒ３）を接続し、 前記第２の抵抗の他端と第３の抵抗の他端とを接続し、 前記２つのトランジスタのコレクタと、前記第２および
第３の抵抗の接続点との間に該コレクタ側を正（負）電
位とする直流電源（５）を印加してなる回路において、 前記２つのトランジスタのベースに前記直流電源の電位
内に含まれる被検出電位（■８）を与える被検出電位印
加手段（抵抗Ｒ６，Ｒ７など）と、前記被検出電位の変
化に基づき、少なくとも前記第１および第２の抵抗の相
互の接続点（の電圧Ｖ６）と、前記第２のトランジスタ
のエミッタ （の電圧Ｖ７）との電位差が０となったこ
とを検出する電位差検出手段（コンパレータ２など）と
、を備えたｊものとする。
ＮＰＮ （ＰＮＰ））−７７ジスタ（Ｑｌ）（７）ベー
スと、該トランジスタよりエミッタ面積の小さい第２の
ＮＰＮ （ＰＮＰ））ランジスタ（Ｑ２）のベースとを
接続し、 この２つのトランジスタのコレクタを相互に接続し、 前記第１のトランジスタのエミッタに直列に第１の抵抗
（Ｒ１）を、さらに該抵抗に直列に第２の抵抗（Ｒ２）
をそれぞれ接続し、 前記第２のトランジスタのエミッタに直列に第３の抵抗
（Ｒ３）を接続し、 前記第２の抵抗の他端と第３の抵抗の他端とを接続し、 前記２つのトランジスタのコレクタと、前記第２および
第３の抵抗の接続点との間に該コレクタ側を正（負）電
位とする直流電源（５）を印加してなる回路において、 前記２つのトランジスタのベースに前記直流電源の電位
内に含まれる被検出電位（■８）を与える被検出電位印
加手段（抵抗Ｒ６，Ｒ７など）と、前記被検出電位の変
化に基づき、少なくとも前記第１および第２の抵抗の相
互の接続点（の電圧Ｖ６）と、前記第２のトランジスタ
のエミッタ （の電圧Ｖ７）との電位差が０となったこ
とを検出する電位差検出手段（コンパレータ２など）と
、を備えたｊものとする。
従来の基準電圧回路における２つのＮＰＮ ）ランジス
タのベース電位（検出点電位）を、電源電圧を所定の分
圧比で分圧した電位に固定する。そして従来の基準電圧
回路の帰還用オペアンプを取除き、このオペアンプに入
力していた２つの電圧（電位差）をコンパレータに直接
入力することにより、検出点の電位低下によって前記電
位差がゼロクロス（０電圧を通過）することを検出する
。
タのベース電位（検出点電位）を、電源電圧を所定の分
圧比で分圧した電位に固定する。そして従来の基準電圧
回路の帰還用オペアンプを取除き、このオペアンプに入
力していた２つの電圧（電位差）をコンパレータに直接
入力することにより、検出点の電位低下によって前記電
位差がゼロクロス（０電圧を通過）することを検出する
。
以下第１図および第２図に基づいて本発明の詳細な説明
する。 第１図は本発明の一実施例としての構成を示す回路図で
、第３図に対応するものである。第１図においては、Ｎ
ＰＮ ）ランジスタＱＬＱ２の共通のベースは、電源５
を抵抗Ｒ６，Ｒ７で分圧した電位に固定される。このＲ
６，Ｒ７の分圧比は検出したい電源５の電圧に応じて設
定する。そして第３図で用いたオペアンプ１が省略され
、オペアンプ１に入力されていた電圧Ｖ６．Ｖ７は直接
コンパレーク２に人力される。なおここでトランジスタ
Ｑｌ、Ｑ２の共通のベースを検出点８とも呼び、その電
位を■８とする。 いま電位ｖ８を可変した場合、第３図の説明から判るよ
うに、電位■８が第３図の基準電圧回路の基準電圧■ｌ
に等しくなったとき、電圧ｖ６と■７とはほぼ一致する
筈である。従って逆に電圧ｖ６とｖ７の一致した（ゼロ
クロスした）ことを、コンパレータ２で検出すれば電′
ｔＡ５の電圧の異常（例えば低下）を検出することがで
きる。 ところでトランジスタＱ１とＱ２のそれぞれのベース・
エミッタ電圧ＶＢＣＩ とＶ ＢＥ２との間には次式（
４）の関係がある。 ＶＢＥＩ ＝ＶＢＥ２−△Ｖ ＢＥ −−−−−−−・
−一−−−−−−−−−−−（４）ここで ｋ：ポル
ツマン定数 Ｔ：絶対温度 ｑ：電子の電荷量 である。 従ってコンパレータ２への入力電圧Ｖ６．Ｖ７は下記（
６）、 （７）で表される。 （６） Ｖ７ ＝Ｖ８ −ＶＢＥ２ −一一一・−−−−−−
−−−−−−−−−・−・−−−（７）第２図はこのコ
ンパレータ入力電圧Ｖ６．Ｖ７と検出点８の電圧■８と
の関係を示す図で、この■６と■７の曲線の交点をコン
パレータ２が検出する。 なお以上の実施例ではＮＰＮバイポーラトランジスタＱ
ｌ、Ｑ２がＮ基板Ｃ，ＭＯ３構造における寄生トランジ
スタである場合について記したが、Ｐ１４７ｉＣＭＯ３
の場合は寄生バイポーラトランジスタをＰＮＰ トラン
ジスタにすればよい。 また検出点８に与えられる電位■８は必ずしもトランジ
スタＱｌ、Ｑ２の電源５から得られたものである必要は
な（、電ａ５とは独立の被検出電位であってよい。 【発明の効果］ 本発明によれば、第１のＮＰＮ （ＰＮ、Ｐ））ランジ
スタＱ１のベースと、該トランジスタＱ１よりエミッタ
面積の小さい第２のＮＰＮ （ＰＮＰ）トランジスタＱ
２のベースとを接続し、この２つのトランジスタＱｌ、
Ｑ２のコレクタを相互に接続し、 前記第１のトランジスタＱ１のエミッタに直列に第１の
抵抗Ｒ１を、さらに該抵抗Ｒ１に直列に第２の抵抗Ｒ２
をそれぞれ接続し、 前記第２のトランジスタＱ２のエミッタに直列に第３の
抵抗Ｒ３を接続し、 前記第２の抵抗Ｒ２の他端と第３の抵抗Ｒ３の他端とを
接続し、 前記２つのトランジスタＱｌ、Ｑ２のコレクタと、前記
第２および第３の抵抗Ｒ２およびＲ３の接続点との間に
該コレクタ側を正（負）電位とする直流電源５を印加し
てなる回路において、前記２つのトランジスタＱｌ、Ｑ
２のベースに前記直流電源の電位内に含まれる被検出電
位■８を与える被検出電位印加手段としての抵抗Ｒ６，
Ｒ７と、 前記被検出電位■８の変化に基づき、少なくとも前記第
１および第２の抵抗Ｒ１およびＲ２の相互の接続点の電
圧■６と、前記第２のトランジスタＱ２のエミッタの電
圧■７との電位差がＯとなったことを検出する電位差検
出手段としてのコンパレータ２と、を備えることとした
ので、従来の基準電圧回路部のオペアンプを削除したこ
とにより閉ループによる発振がなくなり、動作が安定す
る。またオフセット電圧からくる精度バラツキも小さく
なる。当然、電圧検出回路の素子数は減小しこの回路の
占有面積は小さくなる。
する。 第１図は本発明の一実施例としての構成を示す回路図で
、第３図に対応するものである。第１図においては、Ｎ
ＰＮ ）ランジスタＱＬＱ２の共通のベースは、電源５
を抵抗Ｒ６，Ｒ７で分圧した電位に固定される。このＲ
６，Ｒ７の分圧比は検出したい電源５の電圧に応じて設
定する。そして第３図で用いたオペアンプ１が省略され
、オペアンプ１に入力されていた電圧Ｖ６．Ｖ７は直接
コンパレーク２に人力される。なおここでトランジスタ
Ｑｌ、Ｑ２の共通のベースを検出点８とも呼び、その電
位を■８とする。 いま電位ｖ８を可変した場合、第３図の説明から判るよ
うに、電位■８が第３図の基準電圧回路の基準電圧■ｌ
に等しくなったとき、電圧ｖ６と■７とはほぼ一致する
筈である。従って逆に電圧ｖ６とｖ７の一致した（ゼロ
クロスした）ことを、コンパレータ２で検出すれば電′
ｔＡ５の電圧の異常（例えば低下）を検出することがで
きる。 ところでトランジスタＱ１とＱ２のそれぞれのベース・
エミッタ電圧ＶＢＣＩ とＶ ＢＥ２との間には次式（
４）の関係がある。 ＶＢＥＩ ＝ＶＢＥ２−△Ｖ ＢＥ −−−−−−−・
−一−−−−−−−−−−−（４）ここで ｋ：ポル
ツマン定数 Ｔ：絶対温度 ｑ：電子の電荷量 である。 従ってコンパレータ２への入力電圧Ｖ６．Ｖ７は下記（
６）、 （７）で表される。 （６） Ｖ７ ＝Ｖ８ −ＶＢＥ２ −一一一・−−−−−−
−−−−−−−−−・−・−−−（７）第２図はこのコ
ンパレータ入力電圧Ｖ６．Ｖ７と検出点８の電圧■８と
の関係を示す図で、この■６と■７の曲線の交点をコン
パレータ２が検出する。 なお以上の実施例ではＮＰＮバイポーラトランジスタＱ
ｌ、Ｑ２がＮ基板Ｃ，ＭＯ３構造における寄生トランジ
スタである場合について記したが、Ｐ１４７ｉＣＭＯ３
の場合は寄生バイポーラトランジスタをＰＮＰ トラン
ジスタにすればよい。 また検出点８に与えられる電位■８は必ずしもトランジ
スタＱｌ、Ｑ２の電源５から得られたものである必要は
な（、電ａ５とは独立の被検出電位であってよい。 【発明の効果］ 本発明によれば、第１のＮＰＮ （ＰＮ、Ｐ））ランジ
スタＱ１のベースと、該トランジスタＱ１よりエミッタ
面積の小さい第２のＮＰＮ （ＰＮＰ）トランジスタＱ
２のベースとを接続し、この２つのトランジスタＱｌ、
Ｑ２のコレクタを相互に接続し、 前記第１のトランジスタＱ１のエミッタに直列に第１の
抵抗Ｒ１を、さらに該抵抗Ｒ１に直列に第２の抵抗Ｒ２
をそれぞれ接続し、 前記第２のトランジスタＱ２のエミッタに直列に第３の
抵抗Ｒ３を接続し、 前記第２の抵抗Ｒ２の他端と第３の抵抗Ｒ３の他端とを
接続し、 前記２つのトランジスタＱｌ、Ｑ２のコレクタと、前記
第２および第３の抵抗Ｒ２およびＲ３の接続点との間に
該コレクタ側を正（負）電位とする直流電源５を印加し
てなる回路において、前記２つのトランジスタＱｌ、Ｑ
２のベースに前記直流電源の電位内に含まれる被検出電
位■８を与える被検出電位印加手段としての抵抗Ｒ６，
Ｒ７と、 前記被検出電位■８の変化に基づき、少なくとも前記第
１および第２の抵抗Ｒ１およびＲ２の相互の接続点の電
圧■６と、前記第２のトランジスタＱ２のエミッタの電
圧■７との電位差がＯとなったことを検出する電位差検
出手段としてのコンパレータ２と、を備えることとした
ので、従来の基準電圧回路部のオペアンプを削除したこ
とにより閉ループによる発振がなくなり、動作が安定す
る。またオフセット電圧からくる精度バラツキも小さく
なる。当然、電圧検出回路の素子数は減小しこの回路の
占有面積は小さくなる。
第１図は本発明の一実施例としての構成を示す回路図、
第２図は第１図の動作説明用の特性図、第３図は第１図
に対応する従来の回路図である。 Ｑｌ、 Ｑ２： Ｎ Ｐ Ｎバイポーラトランジスタ、
Ｒ１−Ｒ３，Ｒ６，Ｒ７：抵抗、２：コンパレータ、４
較出力、５；電源、８：検出点。 １沫 第 図 積出叡ｔＪＬＶｓ 第２図
に対応する従来の回路図である。 Ｑｌ、 Ｑ２： Ｎ Ｐ Ｎバイポーラトランジスタ、
Ｒ１−Ｒ３，Ｒ６，Ｒ７：抵抗、２：コンパレータ、４
較出力、５；電源、８：検出点。 １沫 第 図 積出叡ｔＪＬＶｓ 第２図
Claims (1)
- 【特許請求の範囲】 １）第１のＮＰＮ（ＰＮＰ）トランジスタのベースと、
該トランジスタよりエミッタ面積の小さい第２のＮＰＮ
（ＰＮＰ）トランジスタのベースとを接続し、 この２つのトランジスタのコレクタを相互に接続し、 前記第１のトランジスタのエミッタに直列に第１の抵抗
を、さらに該抵抗に直列に第２の抵抗をそれぞれ接続し
、 前記第２のトランジスタのエミッタに直列に第３の抵抗
を接続し、 前記第２の抵抗の他端と第３の抵抗の他端とを接続し、 前記２つのトランジスタのコレクタと、前記第２および
第３の抵抗の接続点との間に該コレクタ側を正（負）電
位とする直流電源を印加してなる回路において、 前記２つのトランジスタのベースに前記直流電源の電位
内に含まれる被検出電位を与える被検出電位印加手段と
、 前記被検出電位の変化に基づき、少なくとも前記第１お
よび第２の抵抗の相互の接続点と、前記第２のトランジ
スタのエミッタとの電位差が０となったことを検出する
電位差検出手段と、を備えたことを特徴とする電圧検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185108A JPH0349418A (ja) | 1989-07-18 | 1989-07-18 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185108A JPH0349418A (ja) | 1989-07-18 | 1989-07-18 | 電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349418A true JPH0349418A (ja) | 1991-03-04 |
Family
ID=16164998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185108A Pending JPH0349418A (ja) | 1989-07-18 | 1989-07-18 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349418A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008151216A (ja) * | 2006-12-15 | 2008-07-03 | Jtekt Corp | スラストころ軸受 |
| US8350408B2 (en) | 2007-12-03 | 2013-01-08 | Rohm Co., Ltd. | Power management circuit |
| US8362748B2 (en) | 2007-09-12 | 2013-01-29 | Rohm Co., Ltd. | Voltage comparison circuit |
| US8639959B2 (en) | 2009-10-02 | 2014-01-28 | Rohm Co., Ltd. | Semiconductor apparatus having a controller arranged to turn on a first switch and turn off a second switch during a period in which a judgement unit judges a device type of a device |
-
1989
- 1989-07-18 JP JP1185108A patent/JPH0349418A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008151216A (ja) * | 2006-12-15 | 2008-07-03 | Jtekt Corp | スラストころ軸受 |
| US8362748B2 (en) | 2007-09-12 | 2013-01-29 | Rohm Co., Ltd. | Voltage comparison circuit |
| US8350408B2 (en) | 2007-12-03 | 2013-01-08 | Rohm Co., Ltd. | Power management circuit |
| US8639959B2 (en) | 2009-10-02 | 2014-01-28 | Rohm Co., Ltd. | Semiconductor apparatus having a controller arranged to turn on a first switch and turn off a second switch during a period in which a judgement unit judges a device type of a device |
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