JPH0351015B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多重仮想記憶システムにおいて仮想
アドレスを実アドレスに高速変換するために使用
されるTLB（Translation Lookaside Buffer）
の制御方式に関し、特に多重仮想空間内の共通領
域のように、異なる仮想空間で同じ内容のアドレ
ス変換が行われる場合に、TLBを効率的に機能
させるためのTLB制御方式に関する。

〔従来の技術〕

セグメンテーシヨンおよびページング方式の多
重仮想記憶システムでは、実行されるプログラム
（ジヨブ）ごとに仮想空間が生成され、そして生
成された仮想空間には、空間固有の空間識別番号
STOによつて特定されるセグメントテーブルと
そのセグメントテーブルによつて参照されるペー
ジテーブルとを付属させることにより、空間相互
の領域保護や供用領域管理を行つている。

１つの仮想空間は、たとえば連続した256セグ
メントで構成され、さらにその１セグメントは連
続した16ページ、そして１ページは連続した４キ
ロバイトの領域で構成されている。各仮想空間
は、空間識別番号STOで識別される。また各論
理アドレスは、セグメント番号、ページ番号、ペ
ージ内変位で表されている。

仮想空間で走行するプログラムの論理アドレス
を実アドレスに変換するために、動的アドレス変
換（DAT）機構が使用される。

第２図は動的アドレス変換機構の概念図であ
り、図中の３１は論理アドレスレジスタ、３２は
空間識別番号STO、３３はセグメントテーブル、
３４はページテーブル、３５は実アドレスレジス
タ、３６は実記憶装置、３７はTLBを示す。

動作において、論理アドレスレジスタ３１中の
セグメント番号により、空間識別番号STOが指
定されたセグメントテーブル３３を参照し、セグ
メント番号に対応するセグメントのページテーブ
ル３４の起点を示すページテーブルアドレスを求
める。これによりさらにページテーブル３４を論
理アドレスレジスタ３１中のページ番号を用いて
参照し、該当する実ページのアドレス、すなわち
実記憶装置３６上のページの起点を示すアドレス
を求める。この実ページアドレスと論理アドレス
レジスタ３１中のページ内変位とを組み合わせて
実アドレスレジスタ３５中に実アドレスを生成
し、実記憶装置３６あるいは図示されていないバ
ツフアメモリをアクセスする。

ここで論理アドレスレジスタ３１中のセグメン
ト番号とページ番号の組み合わせは、論理ページ
アドレスと呼ぶことにする。この論理ページアド
レスがセグメントテーブルおよびページテーブル
を用いて、実ページアドレスに変換されたとき、
そのアドレス対は、TLB３７に登録される。
TLB３７は、高速のバツフアメモリであり、最
近使用された論理アドレスの変換データを一定量
保持し、直接変換を可能にする。すなわち、セグ
メントテーブル３３およびページテーブル３４を
用いる動的アドレス変換方法が２回のメモリアク
セスを必要とし、変換時間が長くかかることに対
する改善手段となつている。なお、TLBを構成
する複数のエントリ（テーブル行）はウエイ
（WAY）と呼ばれている。

TLB３７の登録更新は、LRU（Least
Recently Used）法に基づいて、最近もつとも使
用されていない変換データを追い出し、その後に
新しい変換データを書き込むことによつて行われ
る。

ところで多重仮想空間では、制御プログラムお
よびテーブルを常駐させておくシステム領域や共
通領域が各空間で同一の実アドレスをもつことに
なる。したがつてこれらのシステム領域や共通領
域に対応するセグメントは、同一のページテーブ
ルを共用することができる。また同様にしてこれ
らの領域のセグメントはTLB３７内の変換デー
タを共用することができる。これらの空間共通の
セグメントは、コモンセグメントと呼ばれてい
る。

コモンセグメントを識別可能にするため、第２
図のセグメントテーブル３３内にCSで示されて
いるように、各空間のセグメントテーブルにはセ
グメントごとにCS（コモンセグメント）ビツトが
設けられ、各コモンセグメントについては、その
CSビツトが“１”に設定される。

各コモンセグメント領域内の論理アドレスの変
換については、空間識別番号STOを無視され、
それぞれの空間の論理アドレスは、単一空間の論
理アドレスであるかのように取扱われて、同じセ
グメントテーブルおよびページテーブルを用いて
実アドレスに変換される。

この場合、TLB３７にもCSビツト（第２図参
照）が設けられており、コモンセグメント領域の
変換データとして共用されるものであるか否かが
表示される。

仮想空間は、IPL直後は第３図ａに示すように
単一であり（STO＃０）、その全てのセグメント
エントリのCSビツトは“０”にクリアされてい
るが、以後並行処理されるプログラムが増加する
ごとに第３図ｂに示すように多重化されてゆき
（STO＃０ないし＃ｎ）、それとともに、それぞ
れのセグメントテーブル内でコモンセグメントの
CSビツトが“１”に切り替えられる。

しかし、これら各仮想空間のセグメントテーブ
ルのコモンセグメントについて、CSビツトが
“１”に切り替えられた時点では、TLB３７内に
ある本来コモンセグメント領域に含まれる筈の変
換データのCSビツトは“０”の状態にあり、こ
れがCS＝“１”に書き替えられるまでは、増設さ
れた仮想空間のコモンセグメント領域に含まれる
論理アドレスを変換しようとすると、TLB３７
内には変換データが不存在（TLB Miss）とされ
る。そしてセグメントテーブル３３およびページ
テーブル３４を用いて新たにアドレス変換を行
い、得られた変換データは、TLB３７のLRU論
理に基づくウエイにCS＝“１”で登録される。こ
のため、TLBには同一内容の複数の変換データ
が登録されることになり、その後のアドレス変換
で、TLBの複数のウエイの変換データがヒツト
する、いわゆるマルチウエイヒツト（Multi
way Hit）が生じる。

以下に第３図の例を用いて、マルチウエイヒツ
トが生じる過程を第４図に乃至で示す。なお
第３図においては、各空間（空間識別番号＃０乃
至＃ｎ）の各コモンセグメント領域内の論理アド
レスＡがアクセスされるものとする。

まずは、第３図ａのIPL直後に行われた単一
の空間＃０における論理アドレスＡのアクセス状
態であり、このとき、TLBのウエイ＃０には、
CS＝“０”、STO＝＃０、論理アドレス＝Ａの変
換データが登録されるが、他方、ウエイ＃１に
は、CS＝“０”、STO＝＃０と他の論理アドレス
＝Ｂが登録されているものとする。

は、第３図ｂの多重空間状態において、
STO＃１の空間から論理アドレスＡのアクセス
が要求された場合である。しかしTLBのウエイ
＃０はCS＝“０”およびSTO＝＃０で不一致とな
り、他方ウエイ＃１はSTO＝＃０および論理ア
ドレス＝Ｂで不一致となるため、TLB Missとな
る。

は、でのTLB Missの結果、STO＃１の
空間のセグメントテーブルおよびページテーブル
を用いて得た変換データをTLBに登録した状態
である。この場合、LRU論理によりTLBのウエ
イ＃１に、CS＝１、STO＝＃１、論理アドレス
＝Ａが登録される。

では、STO＃０の空間から論理アドレスＡ
のアクセス要求が出され、ウエイ＃０の変換デー
タが一致し、さらにウエイ＃１がCS＝１である
ことから空間識別番号のSTO＝＃１が無視され、
ここでもアドレスの一致が得られ、マルチウエイ
ヒツトとなる。

〔発明が解決しようとする問題点〕

本発明は、従来のコモンセグメントを使用する
動的アドレス変換機構において、コモンセグメン
ト間で重複変換データがTLBに登録されること
によりマルチウエイヒツトが発生する問題を解決
しようとするものである。

〔問題点を解決するための手段〕

本発明は、コモンセグメント領域内の論理アド
レスの変換で得られた新しい変換データをTLB
に登録する際、空間識別番号を無視して、同一論
理アドレスがTLB内に存在しているか否かをチ
エツクし、存在していればそのウエイに新しい変
換データを登録するようにして、重複変換データ
に基づくマルチウエイヒツトの発生を防止するも
ので、その構成は、コモンセグメントビツトを有
するTLBをそなえた多重仮想記憶システムにお
いて、上記TLBにコモンセグメントの論理アド
レスであることを表すコモンセグメントビツトが
“１”の論理アドレスを登録する際に、まず当該
論理アドレスと同一の論理アドレスがTLBに登
録されているか否かを調べ、登録されている場合
にはそのウエイに上記コモンセグメントビツトが
“１”の論理アドレスを登録し、また登録されて
いない場合にはLRU論理に基づき指示されたウ
エイに上記コモンセグメントビツトが“１”の論
理アドレスを登録することを特徴とするものであ
る。

〔実施例〕

以下に、本発明の詳細を実施例にしたがつて説
明する。

第１図は本発明の１実施例システムの構成図で
あり、１はTLBウエイ１、２はTLBウエイ２３
は論理アドレスレジスタ、４は実ページアドレス
レジスタ、５は空間識別番号レジスタ、６はコモ
ンセグメントビツトレジスタ、７〜１０は比較
器、１２，１３，２１および２４はORゲート、
１４，１５，２０，２２，２３，２６および２７
はNANDゲート、１７〜１９および２５はイン
バータ、１１はデータセレクタを示す。

TLB１およびTLB２は、ページ番号の一部で
アドレス（ページ番号のうちTLBをアドレスす
る部分以外の部分およびセグメント番号からな
る）、実ページアドレス、空間識別番号STO、コ
モンセグメントビツトCS、バリツドビツトＶで
構成されている。

通常のTLB参照動作においては、SET NEW
ENTRY信号が“０”であり、変換データ登録時
には、SET NEW ENTRY信号が“１”に設定
される。

本実施例におけるTLBの参照動作は、従来の
方式と同じである。まずプログラムの論理アドレ
スが論理アドレスレジスタ３に設定されると、論
理アドレスレジスタ３中のページ番号の一部が、
TLB１およびTLB２に与えられる。TLB１およ
びTLB２からそのページ番号の一部に対応する
エントリの変換データが読み出される。ここでウ
エイ１の場合、比較器７は、読み出された変換デ
ータ中の登録論理アドレスと、理アドレスレジス
タ３中の対応する部分とを比較し、一致する場合
にANDゲート１４に“１”を出力する。

比較器８は、TLB１から読み出された変換デ
ータ中の空間識別番号STOと、空間識別番号レ
ジスタ５に設定されている現在の空間識別番号
STOとを比較し、一致すればORゲート１２を経
て、ANDゲート１４に“１”を出力する。ORゲ
ート１２の他方の入力には、TLB１から読み出
された変換データ中のコモンセグメントビツト
CSが与えられ、CS＝“１”のとき、ORゲート１
２は比較器８の出力の値の如何に拘らず、AND
ゲート１４に、“１”を出力する。すなわちCS＝
“１”の場合には、空間識別番号の比較結果が無
視されるようになつている。

ANDゲート１４の他の入力には、さらにTLB
１から読み出された変換データ中のバリツドビツ
ドＶが与えられている。したがつてANDゲート
１４は、バリツドビツトＶ＝“１”すなわちTLB
１からの読み出された変換データが有効である場
合であつて、さらにCS＝“０”であれば比較器７
および８の各出力がともに“１”のときにHIT
１＝“１”となり、ウエイ１がヒツトしたことを
表示する。

同様にTLB２から読み出された変換データ中
のバリツドビツトＶ＝“１”でかつ、CS＝“０”
であれば、比較器９および１０の各出力がともに
“１”のときに、HIT2＝“１”となり、またCS＝
“１”であれば比較器９の出力が“１”のときの
みHIT2＝“１”となり、ウエイ２がヒツトした
ことを表示する。

さらにデータセレクタ１１の入力にHIT１，
HIT２およびウエイ１の実ページアドレス、ウ
エイ２の実ページアドレスを入力することによ
り、HIT１またはHIT２のいずれか一方が“１”
のときデータセレクタ１１の出力にヒツトしたほ
うのTLBの実ページアドレスが現れる。

次にTLBに新しい変換データの登録動作につ
いて述べる。この登録動作は、新しい変換データ
がコモンセグメント領域内のものであるとき、す
なわちコモンセグメントビツトCS＝“１”の場合
に本発明に特有の態様で行われる。すなわち、登
録しようとする変換データの論理アドレスと同じ
ものがすでにTLB中に存在していればそのウエ
イに優先的に登録し、その他の場合にはLRU論
理により指定されたウエイに登録するものであ
る。

TLB１に登録すべき新しい変換データは論理
アドレスレジスタ３、実ページアドレスレジスタ
４、空間識別番号レジスタ５、コモンセグメント
ビツトレジスタ６にそれぞれ設定されている。

TLB１およびTLB２はそれぞれ参照動作の場
合と同様に、論理アドレスレジスタ３のページ番
号の一部が与えられ、対応するエントリの変換デ
ータを出力する。そして比較器７および比較器９
はそれぞれTLB１およびTLB２から読み出され
た変換データ中の登録論理アドレスと論理アドレ
スレジスタ中の対応する部分とを比較し、一致し
たとき、それぞれインバータ１７および１８の入
力に“１”を出力する。

ここで新しい変換データのコモンセグメントビ
ツト（コモンセグメントビツトレジスタ６に設定
されている）が“０”のとき、インバータ１９を
経てORゲート２１の１つの入力に“１”が与え
られるため、ANDゲート２２の１つの入力に
“１”が与えられる。

さらにLRU論理の出力であるLRU DATA信
号（この信号が“０”のときウエイ２に“１”の
ときウエイ１に登録するものとする）がANDゲ
ート２２の他の１つの入力に与えられ、しかも
ANDゲート２３の１つの入力にコモンセグメン
トビツトレジスタ６から“０”が与えられるた
め、インバータ２５、およびANDゲート２６の
入力にはLRU DATA信号が現れ、登録動作では
SET NEW ENTRY信号が“１”であるので、
LRU DATA＝“１”のときライトイネーブル
WE１が“１”となり新しい変換データはTLB１
に登録され、またLRU DATA＝“０”のときに
はWE２が“１”となりTLB２に登録が行われ
る。

次に、コモンセグメントビツトレジスタ６に
“１”が設定されている場合で比較器７および９
のいずれかが“１”を出力している場合について
述べる。

比較器７の出力が“１”の場合（すなわち
TLB１中に新しい変換データの論理アドレスと
同じ論理アドレスをもつ古い変換データが存在し
ている場合）には、ANDゲート２３の入力は共
に“１”となり、ORゲート２４は“１”を出力
する。したがつてWE1＝“１”、WE2＝“０”とな
つてLRU DATAに関係なく、またTLB２の状
態に関係なくTLB１に登録が行われる。

またTLB２中にのみ新しい変換データの論理
アドレスと同じ論理アドレスを持つ古い変換デー
タが存在している場合には、比較器９が“１”を
出力し、インバータ１８およびANDゲート２０
を経てORゲート２１の一つの入力に“０”を与
える。ORゲート２１の他方の入力も、コモンセ
グメントビツトレジスタ６の値（“１”）がインバ
ータ１９を経て“０”となるので、ORゲート２
１の出力は“０”となり、ANDゲート２２を経
てORゲート２４の一つの入力に“０”を与え
る。またORゲート２４の他方の入力には、比較
器７の出力が“０”のときにはANDゲート２３
を経て“０”が与えられるので、ORゲート２４
は“０”を出力する。したがつてWE1＝“０”、
WE2＝“１”となつてLRU DATAに関係なく
TLB２に登録が行われる。

またコモンセグメントビツトレジスタ６に
“１”が設定されているが、比較器７および９が
共に“０”を出力している（すなわち、全く新し
いコモンセグメント領域内の変換データを登録し
ようとする）場合には、インバータ１７および１
８を経てANDゲート２０の入力が共に“１”と
なるので、ORゲート２１を経てANDゲート２２
の一つの入力に“１”が与えられ、またANDゲ
ート２３を経てORゲート２４の一つの入力に
“０”が与えられる為、コモンセグメントビツト
レジスタ６が“０”の場合と同様LRU DATA＝
“１”のときWE1＝“１”、LRU DATA＝“０”
のときWE2＝“１”となつてLRU論理による置換
が行われる。

〔発明の効果〕

以上のようにして、本発明によればTLB参照
時のマルチヒツトの可能性をなくすことができ、
マルチヒツトが起きた場合にはそれを全てハード
ウエア障害とみなすことができる。またTLB中
のコモンセグメントビツトを“０”から“１”に
変更する場合にもパージTLB（PTLB）命令を発
行する必要がなく、TLB利用の効率化が図られ
る。

【図面の簡単な説明】

第１図は本発明の１実施例システムの構成図、
第２図は従来の一般的な動的アドレス変換機構の
説明図、第３図は多重仮想空間とコモンセグメン
トビツト（CS bit）の説明図、第４図はTLBに
おけるマルチヒツト発生過程の説明図である。 図中、１および２はTLB、３は論理アドレス
レジスタ、４は実ページアドレスレジスタ、５は
空間識別番号（STO）レジスタ、６はコモンセ
グメン（CS）ビツトレジスタ、７〜１０は比較
器、１２，１３，２１および２４はORゲート、
１４，１５，２０，２２，２３，２６および２７
はANDゲート、１７〜１９および２５はインバ
ータ、１１はデータセレクタを示す。

Claims (1)

【特許請求の範囲】
1. １ コモンセグメントビツトを有するTLBをそ
   なえた多重仮想記憶システムにおいて、上記
   TLBにコモンセグメントの論理アドレスである
   ことを表すコモンセグメントビツトが“１”の論
   理アドレスを登録する際に、まず当該論理アドレ
   スと同一の論理アドレスがTLBに登録されてい
   るか否かを調べ、登録されている場合にはそのウ
   エイに上記コモンセグメントビツトが“１”の論
   理アドレスを登録し、また登録されていない場合
   にはLRU論理に基づき指示されたウエイに上記
   コモンセグメントビツトが“１”の論理アドレス
   を登録することを特徴とする多重仮想記憶システ
   ムにおけるTLB制御方式。