JPH0351935A - デュアルポートメモリのテスト方法 - Google Patents
デュアルポートメモリのテスト方法Info
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- JPH0351935A JPH0351935A JP1187747A JP18774789A JPH0351935A JP H0351935 A JPH0351935 A JP H0351935A JP 1187747 A JP1187747 A JP 1187747A JP 18774789 A JP18774789 A JP 18774789A JP H0351935 A JPH0351935 A JP H0351935A
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- Japan
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- processor
- memory
- port
- dual
- test
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- Pending
Links
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- 238000010998 test method Methods 0.000 title description 4
- 238000012360 testing method Methods 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 11
- 230000006870 function Effects 0.000 claims description 5
- 238000004891 communication Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
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- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明のデュアルポートメモリのテスト方法に関し、特
に２つのプロセッサがデュアルポートメモリを共有して
使用する装置のデュアルポートメモリのテスト方法に関
する。
に２つのプロセッサがデュアルポートメモリを共有して
使用する装置のデュアルポートメモリのテスト方法に関
する。
従来、この種のデュアルポートメモリのテスト方法は、
片方のプロセッサがデュアルポートメモリをアクセス中
にも、他方のプロセッサが非同期的にこのデュアルポー
トメモリをアクセスできる（資源を時分割して）構成と
なっているため、（１）デュアルポートメモリを主とし
て使用する片側のプロセッサにより検査する方法 （２）２つのプロセッサが互いに相手側プロセッサとの
プロセッサ間通信などにより、相手側の処理を停止した
後、テストする方法 がある。
片方のプロセッサがデュアルポートメモリをアクセス中
にも、他方のプロセッサが非同期的にこのデュアルポー
トメモリをアクセスできる（資源を時分割して）構成と
なっているため、（１）デュアルポートメモリを主とし
て使用する片側のプロセッサにより検査する方法 （２）２つのプロセッサが互いに相手側プロセッサとの
プロセッサ間通信などにより、相手側の処理を停止した
後、テストする方法 がある。
上述した従来のデュアルポートメモリのテスト方法は、
方法（１）の場合、デュアルポートメモリのメモリ素子
自体の評価はできるが、テストを実行しない側のアドレ
スデコーダ，バス制御回路などの故障を発見することが
できないので、検査の網羅率が低いという欠点がある。
方法（１）の場合、デュアルポートメモリのメモリ素子
自体の評価はできるが、テストを実行しない側のアドレ
スデコーダ，バス制御回路などの故障を発見することが
できないので、検査の網羅率が低いという欠点がある。
また方法（２）の場合、方法（１）の欠点は解消される
が、ソフトウェア的に相手側のプロセッサを７イドリン
グさせるために両プロセッサの同期をとる機構、例えば
プロセッサ間通信，セマフォといった手段を導入する必
要があり、ソフトウェアの構造が複雑になるという欠点
がある。セマフォをデュアルポートメモリ上で実現して
いれば、そのテストについて制約が発生することが多い
。（メモリを分割してテストし、セマフォ領域を破壊し
ないように工夫するなど） 〔課題を解決するための手段〕 第１の発明のデュアルポートメモリのメモリテスト方法
は、二つのプロセッサがバス調停機能付きのデュアルポ
ートメモリを共有メモリ領域として使用する疎結合型の
マルチプロセッサ構成の装置の、一方の前記プロセッサ
が他方の前記プロセッサのメモリアクセスを禁止して前
記デュアルポートメモリのメモリ素子のリード／ライト
検査を行う回路及び手段を有している。
が、ソフトウェア的に相手側のプロセッサを７イドリン
グさせるために両プロセッサの同期をとる機構、例えば
プロセッサ間通信，セマフォといった手段を導入する必
要があり、ソフトウェアの構造が複雑になるという欠点
がある。セマフォをデュアルポートメモリ上で実現して
いれば、そのテストについて制約が発生することが多い
。（メモリを分割してテストし、セマフォ領域を破壊し
ないように工夫するなど） 〔課題を解決するための手段〕 第１の発明のデュアルポートメモリのメモリテスト方法
は、二つのプロセッサがバス調停機能付きのデュアルポ
ートメモリを共有メモリ領域として使用する疎結合型の
マルチプロセッサ構成の装置の、一方の前記プロセッサ
が他方の前記プロセッサのメモリアクセスを禁止して前
記デュアルポートメモリのメモリ素子のリード／ライト
検査を行う回路及び手段を有している。
第２の発明のデュアルポートメモリのメモリテスト方法
は、二つのプロセッサがバス調整機能付きのデュアルポ
ートメモリを共有メモリ領域として使用する疎結合型の
マルチプロセッサ構成の装置の、一方の前記プロセッサ
が他方の前記プロセッサのメモリアクセスを割込プログ
ラムを起動することによりに禁止して前記デュアルポー
トメモリのメモリ素子のリード／ライト検査を行う手段
を有している。
は、二つのプロセッサがバス調整機能付きのデュアルポ
ートメモリを共有メモリ領域として使用する疎結合型の
マルチプロセッサ構成の装置の、一方の前記プロセッサ
が他方の前記プロセッサのメモリアクセスを割込プログ
ラムを起動することによりに禁止して前記デュアルポー
トメモリのメモリ素子のリード／ライト検査を行う手段
を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するためのデュア
ルポートメモリとその周辺回路の一例を示す回路図であ
る。
ルポートメモリとその周辺回路の一例を示す回路図であ
る。
プロセッサｌは、プロセッサ２とともにデュアルポー｝
ＲＡＭ３を共有使用し、Ｉ／Ｏポート４を介して相互に
接続されている． デュアルポー｝ＲＡＭ３は二つのプロセッサ１，２間の
バス調停機能を内蔵しアクセスの競合制御を行うためプ
ロセッサは互いに相手からのアクセスを意識することな
しに非同期でメモリの読み書きが行える． よって各プロセッサ１，２が処理を実行中に一方のプロ
セッサが勝手にデュアルポー｝ＲＡＭ３の全ての空間を
メモリテストのために読み書きすれば、相手側のプロセ
ッサが実行中の環境を破壊するなどして暴走したり、メ
モリテスト中のメモリ素子への書き込みが相手プロセッ
サから発生し、書き込み障害に見えたりするなどの悪影
響が生ずる。
ＲＡＭ３を共有使用し、Ｉ／Ｏポート４を介して相互に
接続されている． デュアルポー｝ＲＡＭ３は二つのプロセッサ１，２間の
バス調停機能を内蔵しアクセスの競合制御を行うためプ
ロセッサは互いに相手からのアクセスを意識することな
しに非同期でメモリの読み書きが行える． よって各プロセッサ１，２が処理を実行中に一方のプロ
セッサが勝手にデュアルポー｝ＲＡＭ３の全ての空間を
メモリテストのために読み書きすれば、相手側のプロセ
ッサが実行中の環境を破壊するなどして暴走したり、メ
モリテスト中のメモリ素子への書き込みが相手プロセッ
サから発生し、書き込み障害に見えたりするなどの悪影
響が生ずる。
そこで本実施例では、プロセッサｌからデュアルボー｝
ＲＡＭ３のメモリテストを行う必要が生じたときには、
プロセッサに対しＩ／Ｏポート４の出力“ＨＬＴ要求”
を発生し、プロセッサ２が一時停止状態に移行するのを
Ｉ／Ｏポート４０入力をスキャンして待つ。
ＲＡＭ３のメモリテストを行う必要が生じたときには、
プロセッサに対しＩ／Ｏポート４の出力“ＨＬＴ要求”
を発生し、プロセッサ２が一時停止状態に移行するのを
Ｉ／Ｏポート４０入力をスキャンして待つ。
プロセッサ２は“ＨＬＴ要求”を受け付けられる状態で
あれば命令の実行を一時停止しアイドルステートに移行
するとともに、”ＨＬＴアクノリ，ジ”をＩ／Ｏポート
４に返す。
あれば命令の実行を一時停止しアイドルステートに移行
するとともに、”ＨＬＴアクノリ，ジ”をＩ／Ｏポート
４に返す。
Ｉ／Ｏポート４でプロセッサｌはそれを検出し、プロセ
ッサ２の一時停止を確認できる。大部分のマイクロプロ
セッサには、この“ＨＬＴ要求／アクノリッジ”メカニ
ズムが内蔵されて用意されているので、それを利用する
ことが可能である。
ッサ２の一時停止を確認できる。大部分のマイクロプロ
セッサには、この“ＨＬＴ要求／アクノリッジ”メカニ
ズムが内蔵されて用意されているので、それを利用する
ことが可能である。
プロセッサ２が停止したら、プロセッサｌはデュアルポ
ー｝ＲＡＭ３の全ての空間を自由に試験できる。
ー｝ＲＡＭ３の全ての空間を自由に試験できる。
またプロセッサ２からのメモリテストが必要になった場
合にもこの逆である。
合にもこの逆である。
どちらのブツセ，サからメモリテストを起動し？場合も
停止させられた側のプロセッサは実行環境が変化してい
るため継続して処理を実行するのは不可能であるため、
起動をかけた側のプロセッサはＨＬＴを解除しないでオ
ペレータにテスト結果を通知し、システムの再立ち上げ
を要請するメッセージなどを同時に通知する。
停止させられた側のプロセッサは実行環境が変化してい
るため継続して処理を実行するのは不可能であるため、
起動をかけた側のプロセッサはＨＬＴを解除しないでオ
ペレータにテスト結果を通知し、システムの再立ち上げ
を要請するメッセージなどを同時に通知する。
第２図は本発明の第２の実施例を示すブロック図である
。
。
プロセッサｌは、プロセッサ２とともにデュアルポート
ＲＡＭ３を共有使用し、Ｉ／Ｏボー｝４Ａを介して接続
され、Ｉ／Ｏボー｝４Ａからの信号の一部が割込コント
ローラ５によりデコードされて、プロセッサｌに入力さ
れ、同様に割込コントローラ６でデコードされた信号が
プロセッサ２に入力されている。
ＲＡＭ３を共有使用し、Ｉ／Ｏボー｝４Ａを介して接続
され、Ｉ／Ｏボー｝４Ａからの信号の一部が割込コント
ローラ５によりデコードされて、プロセッサｌに入力さ
れ、同様に割込コントローラ６でデコードされた信号が
プロセッサ２に入力されている。
プ■セッサｌでメモリテストの必要が生じると、“マス
タメモリテスト”プログラムが起動され、Ｉ／Ｏボート
４Ａに対し、“メモリテスト要求”を発行し、Ｉ／Ｏポ
ート４Ａから割り込みコントローラ６ヘメモリテスト割
込をかける。
タメモリテスト”プログラムが起動され、Ｉ／Ｏボート
４Ａに対し、“メモリテスト要求”を発行し、Ｉ／Ｏポ
ート４Ａから割り込みコントローラ６ヘメモリテスト割
込をかける。
？モリテスト割込コントローラ６によってデコードされ
、割込プログラム“スレーブメモリテスト”をプロセッ
サ２上に起動する。
、割込プログラム“スレーブメモリテスト”をプロセッ
サ２上に起動する。
割込プ■グラム“スレーブメモリテスト”は全てのデュ
アルポートＲＡＭ３のメモリ空間のテストを実行しＩ／
Ｏボート４Ａを使用して結果を返すとともにＨＬＴ （
停止）する。
アルポートＲＡＭ３のメモリ空間のテストを実行しＩ／
Ｏボート４Ａを使用して結果を返すとともにＨＬＴ （
停止）する。
プロセッサ１はプロセッサ２のテスト結果を取り込み、
レジスタに格納した後、デュアルポートＲＡＭ３の全メ
モリ空間のテストを行い、プロセッサ２による結果とと
もにオペレータに表示あるいは通知する。
レジスタに格納した後、デュアルポートＲＡＭ３の全メ
モリ空間のテストを行い、プロセッサ２による結果とと
もにオペレータに表示あるいは通知する。
テスト終了後、プロセッサ１はＩ／Ｏボー｝４Ａにシス
テム初期化割込を発行して“マスタメモリテスト”プロ
グラムが終了する。
テム初期化割込を発行して“マスタメモリテスト”プロ
グラムが終了する。
Ｉ／Ｏポー｝４Ａにはいったシステム初期化割込は、割
込コントローラ５，６により割込サービスとしてプロセ
ッサ１，２上に“システム初期化プログラム”を起動す
る。
込コントローラ５，６により割込サービスとしてプロセ
ッサ１，２上に“システム初期化プログラム”を起動す
る。
以上説明したように本発明は、第１の実施例のようにハ
ードウェア的に相手方プロセッサの動作を停止させ、あ
るいは第２の実施例のように簡単な割込プログラムによ
る制御ができるようにハードウェアを構戊することによ
り、複雑なプロセッサ間通信を行わずにメモリテスト時
の相手プロセッサからのアクセスを停止させることがで
き、しかも、相手方のアプリケーションプログラムには
そのための考慮がほとんどすることなく（割込可／不可
の設定程度）、メモリテストを実行することができる効
果がある。また第２の実施例によれば、テスト終了後、
初期化されて自動的にシステムが再スタートすることが
できる。
ードウェア的に相手方プロセッサの動作を停止させ、あ
るいは第２の実施例のように簡単な割込プログラムによ
る制御ができるようにハードウェアを構戊することによ
り、複雑なプロセッサ間通信を行わずにメモリテスト時
の相手プロセッサからのアクセスを停止させることがで
き、しかも、相手方のアプリケーションプログラムには
そのための考慮がほとんどすることなく（割込可／不可
の設定程度）、メモリテストを実行することができる効
果がある。また第２の実施例によれば、テスト終了後、
初期化されて自動的にシステムが再スタートすることが
できる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図である。 １・・・・・・プロセッサ、２・・・・・・プロセッサ
、３・・・・・・デュアルポー｝ＲＡＭ、４，４Ａ・・
・・・・Ｉ／Ｏポ−ト、 ５・・・・・・割込コントローラ、 ６・・・・・・割込コント ローラ。
図は本発明の第２の実施例を示すブロック図である。 １・・・・・・プロセッサ、２・・・・・・プロセッサ
、３・・・・・・デュアルポー｝ＲＡＭ、４，４Ａ・・
・・・・Ｉ／Ｏポ−ト、 ５・・・・・・割込コントローラ、 ６・・・・・・割込コント ローラ。
Claims (1)
- 【特許請求の範囲】 １、二つのプロセッサがバス調停機能付きのデュアルポ
ートメモリを共有メモリ領域として使用する疎結合型の
マルチプロセッサ構成の装置の、一方の前記プロセッサ
が他方の前記プロセッサのメモリアクセスを禁止して前
記デュアルポートメモリのメモリ素子のリード／ライト
検査を行う回路及び手段を有することを特徴とするデュ
アルポートメモリのテスト方法。 ２、二つのプロセッサがバス調整機能付きのデュアルポ
ートメモリを共有メモリ領域として使用する疎結合型の
マルチプロセッサ構成の装置の、一方の前記プロセッサ
が他方の前記プロセッサのメモリアクセスを割込プログ
ラムを起動することによりに禁止して前記デュアルポー
トメモリのメモリ素子のリード／ライト検査を行う手段
を有することを特徴とするデュアルポートメモリのテス
ト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187747A JPH0351935A (ja) | 1989-07-19 | 1989-07-19 | デュアルポートメモリのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187747A JPH0351935A (ja) | 1989-07-19 | 1989-07-19 | デュアルポートメモリのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0351935A true JPH0351935A (ja) | 1991-03-06 |
Family
ID=16211495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187747A Pending JPH0351935A (ja) | 1989-07-19 | 1989-07-19 | デュアルポートメモリのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0351935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008138831A (ja) * | 2006-12-05 | 2008-06-19 | Union Seimitsu:Kk | 構造体締結方法及びねじ |
-
1989
- 1989-07-19 JP JP1187747A patent/JPH0351935A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008138831A (ja) * | 2006-12-05 | 2008-06-19 | Union Seimitsu:Kk | 構造体締結方法及びねじ |
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