JPH0351944A - バッファメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はバッファメモリ制御装置に関し、特に複数のバ
スマスタによってパイプライン方式のデータ処理を行う
際に使用されるバッファメモリの制御方式に関する。

従来技術 かかるデータ処理においては、発生する中間処理結果を
共通のバッファメモリを介して各バスマスタ間にて受渡
しする場合、当該バッファメモリの管理制御が必要とな
る。

すなわち、複数のバスマスタがデータバッファを共有し
てパイプラインデータ処理をなす場合、１つのバスマス
タが使用しているバッファに対して他のバスマスタがア
クセスしようとするとき、当該バッファに対する前者の
バスマスタの処理が終了したことを確認した上で後者の
バスマスタか処理を開始する必要がある。

従来の方式では、かかるバッファの管理制御をＣＰＵに
よるソフトウエアにより行っている。よって、ＣＰＵは
これ等の管理制御の処理のために多大な時間を費やすこ
とになり、ソフトウエアの実行速度の低下をもたらす要
因となっている。また、ＣＰＵがかかる処理を実行中は
バスマスタは動作していないので、ハードウエア資源の
有効活用ができないという欠点がある。

発明の目的 本発明はこの様な従来技術の欠点を除去すべなされたも
のであって、その目的とするところは、ＣＰＵによるバ
ッファの管理制御をできるだけ少なくしてＣＰＵの負荷
を軽減し、ＣＰＵ及びバスマスタの有効利用を図ったバ
ッファメモリ制御装置を提供することにある。

発明の構或 本発明によれば、共通のバッファメモリを複数のバスマ
スタにより使用する際に、前記バッファメモリを複数の
領域に分割１，てこれ等領域を順次切換えて使用するよ
う管理制御するバッファメモリ１１１　ｌｍ装置であっ
て、前記バスマスタの各々が前記領域のいずれに対して
処理を行っているかを示す領域ビジー情報を格納する手
段と、前記領域ビジー情報の各遷移タイミングを用いて
前記バスマスタの各々に対する前記領域の使用許可のコ
マンド発行指令を生成する手段とを含むことを特徴とす
るバッファメモリ制御装置が得られる。

実施例 以下に、本発明の実施例を図面を参照して詳細に説明す
る。

第１図は本発明の実施例の構成図である。ＣＰＵｌｌは
コントロールバス１６を経由してバスマスタ（ＢＭ）１
２　　１４に対して処理コマンドを発行し、データ処理
を行わせる。バスマスタ１２，１４はデータバス１７を
経由してバッファメモリ（ＭＥＭ）１５との間でデータ
の受渡しを行い、処理の実行をなす。

タイミングコントロール回路１３はバスマスタ１２．１
４からの動作開始／終了タイミング信号を基に、ＣＰＵ
１１に対して次の処理コマンドの発行タイミングを通知
する。すなわち、ＣＰＵＩ１の代りにタイミングコント
ロール回路１３がバッファメモリ１５の管理制御を行う
よう構成している。

第２図は第１図の構成図を更に詳細に示した本発明の実
施例の動作説明図である。バスマスタ１−２はバッファ
メモリ１５内の人力データバッファ（ＩＢ）１５ａから
データを抜取り、処理結果データをバッファメモリ１５
中の中間データバッファ（ＢＵＦ）１５ｃ，１５ｄに出
力する。

バスマスタ１４はバスマスタ１２から出力された中間デ
ータバッファ１５ｃ，１５ｄのデータを引取り、処理結
果を出力データバッファ（ＯＢ）１５ｂに出力する。

人力及び出力データバッファ１５ａ，１５ｂは複数個の
ブロックに分割され、各ブロック毎に入出力処理が行わ
れる。入力データバッファ１５ａの１つのブロックのデ
ータがバスマスタ１２により処理され、中間結果が中間
データバッファ１５ｃ，１５ｄに出力され、このデータ
をバスマスタ１４が処理し、出力データバッファ１５ｂ
の１つのブロックに出力するよう制御される。

各バスマスタ１２．１４に対する処理の動作フロー図が
第３図に示されており、（Ａ）がバスマスタ１２に対す
る処理フローであり、（Ｂ）がバスマスタ１４に対する
処理フローである。

すなわち、１つのバスマスタが１つのバッファを使用す
るときには、他のバスマスタが当該バッファを使用して
いないかどうかを確認し、使用中でなければ、そのバッ
ファを使用し、使用中であれば待機して使用終了後に使
用開始するのである。

そして、当該バッファの使用が終了すれば、他のバッフ
ァの使用を行うのであるが、この場合も上記と同様な確
認制御処理が行われることになる。

こ０様な確認制御処理をタイミングコントロール回路ｌ
３によるハードウエアによって行うものである。このタ
イミングコントロール回路１３の具体例が第４図に示さ
れており、その各部動作タイミングチャートが第５図に
示されている。バスマスタ１２．１４からの動作期間中
を示す各信号３０１．３０２（ＢＭ婁ＩＢＵｓＹ，ＢＭ
ｌｌ２ＢＵＳＹ）から、バスマスタ１２．１４に対する
コマンド発行タイミング信号３ｌ５，３１ｆ３（Ｂ旧Ｉ
ＧＯ，Ｂ月８２ＧＯ）を生成し、ＣＰＵＩＩへ送出する
ようにした構成の回路である。

レジスタ３１．３２はバスマスタ１２．１４に夫々対応
して設けられており、対応バスマスタが現在どのバッフ
ァに対して処理中であるかを記憶するためのものであり
、信号３０１．３０２がアクティブハイになる毎にレジ
スタ出力３０３〜３０Ｂ　　（ｒ３ＦｔｌＵＳＥ，ＢＰ
＄２ＵＳＥ）が夫々反転する。

ナンドゲート３３〜３６は上記信号３０１〜３０６から
各バスマスタがいずれのバッファに対して現在動作中で
あるかを示す信号３０７〜３１０を生戊するものである
。

ＤＦＦ（Ｄタイプフリップフロップ）４１〜４８、イン
バータ３７〜４０，ＥＸ−ＯＲゲート４９〜５２、アン
ドゲート５３〜５６及びオアゲー１−５７．５８は、信
号８０７〜３１０の条件から次の処理コマンドが発行で
きるタイミングを生或するゲート回路である。

例えば、バスマスタ１２がバツファ１５ｃに対する処理
を終了してバッファ１５ｄに対して処理を行おうとする
場合には、バッファ１５ｄに対するバスマスタｌ４の処
理が終了したことが確認された後に、バスマスタ１２に
対するコマンドが発行されなければならない。

このタイミングを示す信号３１１　ｆ　１３Ｍ１１１Ｇ
ｏ（ＢＦ１１２）１は、２つの条件、すなわちバスマス
タ１２がバツファ１５Ｃに対する処理を終了しているこ
とと、バスマスタ１４がバッファ１５ｄに対する処理を
終了したことが同時に或立しているときに生或される必
要がある。

そこで、ＤＦＦ４１により、バスマスタ１２がバッファ
１５ｃに対する処理を終了したタイミングを取込んで保
持しておき、またＤＦＦ４２により、バスマスタ１２が
バッファ１５ｄに対する処理を開始したタイミングをイ
ンバータ３７を介して取込んでおく。そして、これ等Ｄ
ＦＦ４１．４２の出力をＥＸ−ＯＲゲート４つへ人ノノ
することにより、バスマスタ１２が両バツファ１５ｃ，
１５ｄを共に使用中でない期間を示す信号が生戊される
。この信号と、バスマスタ１４がバツファ１５ｄ（バス
マスタ１２がこれら使用したいバツファ）を使用してい
ることを示す信号３１０とを２人カアンドゲート５３に
入力し、上記した目的とするＢＭ＄ＩＧＯ（ＢＦＩＩ２
）信号３１１を得ているのである。他の信号３１２〜３
１４についても同等である。

信号３１１と３１２との論理和出力がオアゲート５７よ
り出力され、これがバスマスタ１２に対するバッファ１
５ｃ又は１５ｄの使用許可タイミングを示す信号３１５
（ＢＭＩＩＩＧＯ）となる。同様に、信号３１３と３１
４との論理和出力がオアゲート５８より出力され、バス
マスタ１４に対するバッファ１５ｃ又は１５ｄの使用許
可タイミングを示す信号３１６（ＢＭｌｔ２ＧＯ）とな
る。

尚、インバータ５つはＢＭＩＩＩＧＯ（ＢＰＩＩＩ）信
号３１２を反転してアンドゲート５６へ供給しており、
これによりバスマスタ１２が先に動作開始することを保
証している。また、リセット信号３１７は各ＤＦＦ４１
〜４８の初期化のために使用されるものであり、システ
ム全体を初期化するリセット信号が用いられる。

ＣＰＵＩ　１はこうして得られたＢＭＩＩ　ＩＧＯ信号
３１５及びＢＭ８２ＧＯ信号３１Ｂが夫々アクティブノ
＼イになったことを検出して、対応するバスマスタに対
してバッファ使用コマンドを発行するのである。

発明の効果 以上説明した様に、本発明によれば、バスマスタが使川
するバッファ領域の管理と、バスマスタに対するＣＰＵ
からのコマンド発行のタイミグの制御をハードウエア化
しているので、ＣＰＵはハードウエアから通知されたタ
イミングでもって必要なコマンドをバスマスタに対して
発行するのみて良く、よってＣＰＵは複雑なソフトウェ
制御を全く行う必要がくなり、それだけ有効利用が可能
となるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
は第１図のブロックの動作を示すための詳細ブロノク図
、第３図は本発明の実施例の動作フロー図、第４図はタ
イミングコントロール回路の具体例を示す回路図、第５
図はタイミングコントロール回路の動作を示すタイミン
グチャートである。 主要部分の符号の説明 １　１　・・・・・・　ＣＰＵ １２．１４・・・・・・バスマスタ １３・・・・・・タイミングコントロール回路１５・・
・・・・バッファメモリ ３１．３２・・・・・・レジスタ ４１〜４８・・・・・・ＤＦＦ

Claims (1)

【特許請求の範囲】
1. （１）共通のバッファメモリを複数のバスマスタにより
   使用する際に、前記バッファメモリを複数の領域に分割
   してこれ等領域を順次切換えて使用するよう管理制御す
   るバッファメモリ制御装置であって、前記バスマスタの
   各々が前記領域のいずれに対して処理を行っているかを
   示す領域ビジー情報を格納する手段と、前記領域ビジー
   情報の各遷移タイミングを用いて前記バスマスタの各々
   に対する前記領域の使用許可のコマンド発行指令を生成
   する手段とを含むことを特徴とするバッファメモリ制御
   装置。