JPH0353326A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し，特に，先行制御部でのオ
ペランド供給におけるオペランドの重複検出に関する。

〔従来の技術〕

従来，情報処理装置の先行制御部でのオペランド供給に
おけるオペランドの重複検出は，２つのオペランド始端
アドレスとオペランド長を加算した終端アドレスの位置
関係を調べることにより，オペランドの重複を判定して
いた。

２つのオペランド始端アドレス（ａｌ，ａ２）は任意に
指定が可能で，長さｔが等長の場合は，２つのオペラン
ドの始端アドレスの差１ｓｔ−ａ２１とオペランド長ｔ
を比較し，ｌａｌ−ａ２１＜ｔの場合は２つのオペラン
ドは重複すると判定していた。

また，２つのオペランドの始端アドレス（ａ１，ａ２　
）及びオペランド長（ｔ１，ｔ２）が任意に指定可能な
場合は，ソースオペランドの両端アドレスａ　１　ｔ　
ａ　１　＋　Ｌ　１とディスティネーション始端アドレ
スａ２の位置関係がａ１≦ａ２≦ａｌ＋４１の場合は２
つのオペランドは重複すると判定していた。

〔発明が解決しようとする課題〕

上述した従来のオペランド重複検出方法は，正確である
が，オペランドの終端アドレスの差分あるいは終端アド
レスを求める等アドレスアダーを使用するため，重複検
出迄の実行時間が多大に費され，オペランド供給が停止
したシ，また多犬なハードウェアを必要とする欠点があ
る。

本発明の課題は，上述した欠点を除去し，重複検出まで
の実行時間を少くシ，ノ・−ドウェアを削減できる情報
処理装置を提供することにある。

〔課題を解決するための手段〕

本発明によれば，先行制御部でオペランドの読出し・書
込指示が可能な情報処理装置において，ｎビットのアド
レスを生成するアドレス生成手段（４）と，命令が２つ
のオペランドの重複を検出する必要のある命令であるこ
とを識別し，重複検出を指示する信号を出力する手段（
５）と，前記重複検出指示信号に応答し，該ｎビットの
アドレスを保持する保持手段（６）と，当該命令で定義
されるオペランド長が最大２進ｍビットで定義されるオ
ペランドに対し，前記アドレス生成手段及び前記保持手
段の出力アドレスの各々の上位（ｎ−ｍ−１）ビットを
比較する比較器（５０）と，前記アドレス生成手段及び
前記保持手段の出力アドレスの各々の最下位からｍビッ
トの論理和をとる２つの論理和回路（７０及び６０）と
，前記比較器の比較結果を示す信号と，前記アドレス生
成手段及び前記保持手段の出力アドレスの各々の最下位
から（ｍ＋１）ビット目の値を示す信号と，前記２つの
論理和回路の出力信号との組合せからオペランドの重複
の有無を検出する検出手段（５１）とを有することを特
徴とする情報処理装置が得られる。

〔実施例〕

次に，本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例による情報処理装置のプロ，
ク図である。

選択回路１　，２．３はアドレスアダ−４の入力情報を
切替え指示によって切替える。切替え指示は，信号線３
０によう制御ブロック５から指示される。

選択回路ｔ，２ｓ３の入力情報は，信号線２１，２２．
２３Ｋ！！！１１ペース，インデッ／　ス，　ティスプ
レイスメントという，命令語によシ指定されるオペラン
ド始端アドレスを計算するのに必要な情報と，信号線２
４，２５．２７によう選択される，先に計算されたアド
レスの後続アドレスを求めるのに必要な情報である。

アドレスアダ−４の出力２６は，アドレス変換部及びア
ドレス保持部に送出されるとともに，レジスタ６および
重複検出ブロック７に送出される。

レノスタ６は，アドレスを１マシンサイクル遅らせるた
めのものであって，制御ブロック５から信号線３１を介
して受ける制御信号によって制御される。レノスタ６の
出力は信号線２７により重複検出ブロック７釦よび選択
回路１に出力される。

制御ブロック５は，信号線２０を介して与えられた命令
情報により，オペランド重複検出を実施するか否かを判
定し，重複検出ブロック７の比較結果信号２８を有効情
報として使用するか否かを決める。

また，制御ブロック５は，重複との判定を受けた時は信
号線３２を通し演算部に結果を報告し，該命令のオペラ
ンド供給を演算部に移行するとともに，アドレスアダ−
４の使用を停止する。

一般に，命令が命令解読ステージに入ると，命令はデコ
ードされ，該命令が一般の命令であって，オペランド重
複検出が不要であって，かつ，連続的なオペランド供給
が不要な命令であるとの情報が信号線２０を介して制御
ブロックＬ５に指示されると，信号線３０によう選択回
路１，２．３にそれぞれ信号線２１，２２．２３を選択
せしめ，アドレスアダ−４に入力させ，この加算結果は
信号線２６を介し，アドレス変換部及びアドレス保持部
へ送出され，動作を終了する。次サイクルでは次命令の
情報に従い，該動作を繰返す。

１た，オペランドの重複検出は不要だが連続的なオペラ
ンド供給を実施する１オペランドタイプの命令の場合，
この情報が信号線２０によシ制御ブロック５に伝達され
，該情報に従い信号線３０ぱ選択回路１，２．３におい
て信号線２１，２２．２３を選択せしめ，アドレスアダ
−４にあ・いて加算されたアドレスは信号線２６によっ
てアドレス変換部及びアドレス保持部に送出されるとと
もに，信号線３１により制御ブロック５の指示によシレ
ノスタ６に信号線２６の出力を取り込む。

次サイクルでは制御プロ，ク５は，レジスタ６の出力で
ある信号線２７および信号線２４　．　２５を選択回路
１，２．３で選択すべく信号線３０で制御し，アドレス
アダ−４で加算された結果は信号線２６を介し，前サイ
クルと同様に送出される。

制御ブロック５は，必要数リクエストを送出した後，信
号線２０によｂ次命令の情報を受け動作する。

２オペランドタイプの命令の場合は，アドレスアダ−４
の出力をアドレス保持部に送出し，アドレス保持部にあ
る起点アドレスを選択回路１，２，３で選択させること
を除き，前記１オベランドタイプ命令の場合と同様に動
作する。

次に，オペランドの重複検出が必要な命令の場合の動作
を説明する。信号線２０を介して，オペランドの重複検
出が必要な命令であるとの命令情報が制御ブロック５に
伝達されると，制御信号３０は第１のオペランド始端ア
ドレスを求めるべく選択回路１，２．３に信号線２１，
２２．２３を選択させ，アドレスアダ−４に入力させる
。

該アダー４の出力は信号線２６を介しアドレス変換部及
びアドレス保持部に送出されるほか，信号線３１の制御
によりレジスタ６に保持される。

次サイクルにあ・いては，第２のオペランド始端アドレ
スａ２を求めるべく，選択回路１　，２．３に信号線２
１，２２．２３を選択させ，アドレスアダ−４に入力さ
せる。

該アダー４の出力は信号線２６を介しアドレス変換部及
びアドレス保持部へ送出されるとともに，重複検出ブロ
ック７に入力される。

一方，レジスタ６に保持されたオペランド始端アドレス
ａ１は信号線２７を介し重複検出ブロック７に入力され
る。

重複検出ブロック７に釦いてはオＫランド始端アドレス
ａ１と８２が用いられ，重複の有無がテストされる。

第２図は重複検出ブロック７の一例のブロック図である
。信号線２７及び２６のデータはいずれもｎビットのア
ドレスであり，信号線２７及び２６のデータは，それぞ
れＡ（ｎ−１　）”””０　’　Ｂ（ｎ−１　）〜Ｂｏ
で表わされる。

ここでの重複検出は命令で定義される最大オペランド長
より両オＫランドの始端アドレスが離れていることを確
認する方法とするため，例えばｎ＝２８ビットで定義さ
れるオペランド始端バイトアドレスにおいて命令定義上
最大オペランド長が１６バイトとする場合（ｎ＝２８，
’ｍ＝４）の動作について説明する。

信号線２７．２６の値をそれぞれＡ，Ｂとする。

信号線２７及び２６の上位２３ビット（Ａ２７〜Ａ５，
Ｂ２７〜Ｂｓ）はコンパレータ５０に信号線４０，４１
を介して入力されその比較結果は信号線４６を介し検出
回路５１に入力される。下位４ビット（Ａ３〜Ａｏ，Ｂ
５〜Ｂｏ）は，論理和回路６０及び７０によって，各々
，論理和がとられ，信号線４４　．４５を介して検出回
路５１に入力される。

ビットＡ４，Ｂ４は信号線４２　．４３を介し検出回路
５１に入力される。

検出回路５１は次表の通り重複を判定する。

この例では移送命令を想定している。

以下余日 以下余日 表の意味するところは次の通シである。

■　信号線４　６　＝”０”の場合，｝Ａ−Ｂｌ≧３２
であう，重複はない。

■　信号線４６−”ｌ”で信号線４２及び４３が共に″
０”および゜゛１”の場合，ＩＡ−Ｂｌ≦１５であシ，
重複がある。

■　信号線４６＝″１″，信号線４２＝”Ｏ”．信号線
４３＝″ｔ１＃，信号線４４及び４５＝“１０７１の場
合．Ｂ−Ａ＝１６であシ重複はない。信号線４６＝″ｌ
”，信号線４２＝″Ｏ”，信号線４　３　＝　”１”，
信号線４４＝“′０＃，信号＃！４５＝′゛１”の場合
，Ｂ−Ａ＝１６＋α（１≦α≦１５）であｂ，重複はな
い。

■　信号線４　６　＝　”１”，信号線４２＝“０”，
信号線４３＝＝″１″，信号線４４＝”１”，信号線４
　５　＝　”０’の場合，Ｂ−Ａ≦１５であり，重複が
存在する可能性がある。

■　信号線４　６　＝　”１″，信号線４　２　＝　”
Ｏ”，信号線４　３　＝　”１”，信号線４４及び４　
５　＝　”１”の場合，Ｂの下位４ビットがＡの下位４
ビットの値と等しいか大きい時重複はないが，逆にＡの
下位４ビットの値がＢの下位４ビットの値よｂ大きい時
は重複の可能性がある。したがって，この場合は重複あ
シと見做す。

■　信号線４６＝″１”，信号線４２＝″１″，信号線
４３＝″′Ｏ＃の場合，信号線４６＝″′１”信号線４
２＝″′Ｏ＃，信号線４３−“ｌ”の場合とＡ−Ｈの大
小関係が逆になる。

信号線２８は重複有（重複と見做す）時ＯＮになる。

制御ブロック５においては，オペ２／ド重複検出命令と
認識しているため，信号線２８の該サイクル中のレベル
は有効とみる。

重複が報告されると，次サイクルにおいて制御ブロック
５はオペランド供給を停止すべく動作を中止し，演算部
に信号線３２を介し該情報を伝達する。

演算部に報告することによｂ，先行制御部における本命
令の動作は終了し，演算部でのその実行にゆだねる。演
算部での本命令実行完了によシ次命令の情報が本制御ブ
ロック５に通知されることによシ動作は再開する。

一方，重複なしと判定された場合は，先にアドレス保持
部に送ったオペ２ンド始端アドレスａｌ，ａ２をそれぞ
れ基点アドレスとしてアドレスアダ−４に入力すべく制
御ブロック５が制御を行ない，それぞれ必要数だけオペ
ランド供給を実施させる。

〔発明の効果〕

以上説明したように本発明は，簡易なオペランド重複検
出手段によシオペランドの重複を検出することにより，
重複と判定されるケースは増加するものの，重複チェッ
クに費やす専用のマシンサイクルが不要となシ，連続的
に必要なオペラン．ドリクエストを無駄なく送出するこ
とによう高速化を実現できる。筐た，重複検出手段にア
ドレスアダーとは別のアダーが不要であるため，ハー′
ドウェア量が削減できる。

【図面の簡単な説明】

第１図は本発明の一実施例による情報処理装置のブロッ
ク図，第２図は第１図に釦ける重複検出ブロック７の一
例のブロック図である。 １〜３・・・選択回路．４・・・アドレスアグー，５・
・・制御ブロック，６・・・レノスタ，７・・・重複検
出ブロック，２０〜２８　．３０〜３２　．４０〜４６
・・・信号線，５０・・・比較器，５１・・・検出回路
。 第１図

Claims (1)

【特許請求の範囲】
1. １、先行制御部でオペランドの読出し・書込指示が可能
   な情報処理装置において、ｎビットのアドレスを生成す
   るアドレス生成手段（４）と、命令が２つのオペランド
   の重複を検出する必要のある命令であることを識別し、
   重複検出を指示する信号を出力する手段（５）と、前記
   重複検出指示信号に応答し、該ｎビットのアドレスを保
   持する保持手段（６）と、当該命令で定義されるオペラ
   ンド長が最大２進ｍビットで定義されるオペランドに対
   し、前記アドレス生成手段及び前記保持手段の出力アド
   レスの各々の上位（ｎ−ｍ−１）ビットを比較する比較
   器（５０）と、前記アドレス生成手段及び前記保持手段
   の出力アドレスの各々の最下位からｍビットの論理和を
   とる２つの論理和回路（７０及び６０）と、前記比較器
   の比較結果を示す信号と、前記アドレス生成手段及び前
   記保持手段の出力アドレスの各々の最下位から（ｍ＋１
   ）ビット目の値を示す信号と、前記２つの論理和回路の
   出力信号との組合せからオペランドの重複の有無を検出
   する検出手段（５１）とを有することを特徴とする情報
   処理装置。