JPH0243628A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 本発明は情報処理装置に関し、特に、先行制御部でのオ
ペランド供給におけるオペランドの重複検出方法に関す
る。

〔従来の技術〕

従来、この種の重複検出は、２つのオペランド始端アド
レスとオペランド長を加算した終端アドレスの位置関係
を調べることにより、オペランドの重複を判定して行な
われていた。２つのオペランド（ａｔ、ａ２）は任意に
指定できるが、長さ２が等長の場合は、２つのオペラン
ドの始端アドレスの差（ｌａｌ−ａ２１）とオペランド
長２を比較し、１ａｌ−ａ２１＜Ｊ！の場合は重複と判
定していた。また、２つのオペランド（ａｌ。

ａ２）は任意に長さも指定できる場合は、ソースオペラ
ンドの両端アドレスａｔ、ａｌ＋４２１とディスティネ
ーション始端アドレスａ２の位置関係がａ１≦ａ２≦ａ
ｌ＋ｊ！ｌの場合は重複と判定していた。

（発明が解決しようとする課題〕 上述した従来のオペランド重複検出方法は、正確である
が、オペランドの終点アドレスの差分あるいは終端アド
レスを求める等アドレスアダーを使用するため、重複検
出のためオペランド供給が停止し性能が低下するという
欠点がある。

〔課題を解決するための手段］ 本発明の情報処理装置は、 ｎビットのアドレス計算を行ない、該出力を保持する手
段と、 ２つのオペランドの重複を検出する必要のある命令であ
ることを識別し重複検出を指示する手段と、 該命令で定義されるオペランド長が２進ｍビットで定義
されるオペランドに対し、各々のアドレスの上位ｎ−ｍ
−１ビットの比較器と、各々のアドレスの下位ｍ＋１ビ
ットの情報を縮退する手段と、各々の縮退された値とを
比較する手段とからなる重複検出手段を有している。

【作用］ 才へランド長は２″であるから、まずアドレスの上位ｎ
−（ｍ＋１）ビットを比較し、不一致であれば両アドレ
スの差≧２　ｍ＋１であり、重複はない。アドレスの上
位ｎ−（ｍ＋１）ビットが一致の場合、下位（ｍ＋　１
　）ビットの諸条件を考慮して重複の有無が判定される
。

〔実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の情報処理装置の一実施例のブロック図
である。

選択回路１，２．３はアドレスアダー４の入力情報を切
替える。切替え指示は信号線３０により制御ブロック５
から指示される。選択回路１，２゜３の入力情報は信号
線２１，２２．２３によりベース、インデックス、ディ
スプレイスメントという命令語により指定されるオペラ
ンド開始アドレスを計算するのに必要な情報と信号線２
４゜２５．２７により選択される先に計算されたアドレ
スの後続アドレスを求めるのに必要な情報である。アド
レスアダー４の出力２６はアドレス変換部・アドレス保
持部（いずれも図示せず）に送出されるとともにレジス
タ６および重複検出ブロック７に送出される。レジスタ
６は信号線３１により制御ブロック５から制御される。

レジスタ６の出力は信号線２７により重複検出ブロック
７および選択回路１に出力される。制御ブロック５は信
号線２０により与えられた命令語情報により、オペラン
ド重複検出を実施するか否かを判定し、重複検出ブロッ
ク７の比較結果信号２８を有効情報として使用するか否
かを決める。また、オペランド重複結果により重複と判
定された時は信号線３２を通し、演算部（図示せず）に
結果を報告し、該命令のオペランド供給を演算部に移行
するとともに、アドレスアダー４の使用を停止する。

一般に、命令が命令解読ステージに入ると、命令はデコ
ードされ、信号線２０により一般の命令でオペランド重
複検出が不要かつ連続的なオペランド供給が不要な命令
と制御ブロック５に指示されると、信号線３０により選
択回路１，２．３にそれぞれ信号線２１．２２．２３を
選択せしめアドレスアダー４に入力させ、この加算結果
は信号線２６を介しアドレス変換部へ送出され、動作を
終了する０次サイクルでは次命令の情報に従い、該動作
を繰り返す。また、オペランドの重複検出は不要だが連
続的なオペランド供給を実施する１オペランドタイプの
場合、該情報が信号線２０により制御ブロック５に伝達
され、該情報に従い信号線３０は選択回路１，２．３に
おいて信号線２１．２２．２３を選択せしめ、アドレス
アダー４において加算されたアドレスは信号線２６によ
ってアドレス変換部に送出されるとともに、信号線３１
により制御ブロック５の指示によりレジスタ６に信号線
２６の出力を取り込む。次サイクルでは制御ブロック５
はレジスタ６の出力である信号線２７および信号線２４
．２５を選択回路１．２．３で選択すべく信号線３０で
制御し、アドレスアダー４で加算された結果は信号線２
６を介し前サイクルと同様に送出される。制御ブロック
５は必要数リクエストを送出した後、信号線２ｏにより
次命令の情報を受は動作する。２オペランドタイプの命
令は、アドレスアダー２６の出力をアドレス保持部に送
出し、アドレス保持部にある起点アドレスを選択回路１
，２．３で選択させることを除き前記１オペランドタイ
プ命令と同様に動作する。

オペランドの重複検出が必要な命令の動作を説明する。

信号線２０により該命令情報が制御ブロック５に伝達さ
れると、制御信号３０は第１のオペランド開始アドレス
ａ１を求めるべく選択回路１．２．３に信号線２１．２
２．２３を選択させ、アドレスアダー４に入力させる。

該アダー４の出力は信号線２６を介し、アドレス変換部
・アドレス保持部に送出されるほか、信号線３１の制御
によりレジスタ６に保持される０次サイクルにおいては
、第２のオペランド開始アドレスａ２を求めるべく選択
回路１．２．３を信号線２１゜２２．２３を選択させ、
アドレスアダー４に入力させる。該アダー４の出力は信
号線２６を介しアドレス変換部・アドレス保持部に送出
されるとともに重複検出ブロック７に入力される。一方
、レジスタ６に保持されたオペランド開始アドレスａ１
は信号線２７を介し重複検出ブロック７に入力される０
重複検出ブロック７においてはオペランド開始アドレス
ａ１と８２が用いられ、重複の有無がテストされる。

第２図は重複検出ブロック７を表わすブロック図である
。信号線２６．２７のデータはいずれもｎビットのアド
レスであり、Ａｎ〜Ａｏ、Ｂｎ〜Ｂ０で表わされる０本
重複検出は命令で定義される最大オペランド長より両オ
ペランドの開始アドレスが離れていることを確認する方
法とするため、例えば２８ビットで定義されるオペラン
ド開始バイトアドレスにおいて命令定義上最大オペラン
ド長が１６バイトとする場合（ｎ＝２８．ｍ＝４）の動
作について説明する。信号線２６．２７の上位２３ビッ
ト（Ａ１．〜Ａｓ　、　Ｂａｔ〜ＢＳ）はコンパレータ
５ｏに信号線４０．４１を介して入力され、その比較結
果は信号線４６を介し検出回路５１に入力される。下位
４ビット（Ａ３〜Ａｏ、Ｂｓ〜ＢＯ）は各々論理和がと
られ、信号線４４．４５を介して検出回路５１に入力さ
れる。

ビットＡ４．Ｂ４は信号線４２．４３を介し、検出回路
５１に入力される。検出回路５１は次の状態時重複とみ
なす、この例では移送命令を想定している。

信号線２７．２６の値をそれぞれＡ、Ｂとする。信号線
４６＝“０”の場合、ＩＡ−Ｂｌ≧３２であり、重複は
ない。信号線４６＝“１”で、信号線４２．４３が共に
“０”および“１”の場合、ＩＡ−Ｂｌ≦１５であり、
重複がある。

信号線４６＝“１”、信号線４２＝“０”、信号線４３
＝″１″、信号線４４．４５＝″０”の場合、Ｂ−Ａ＝
１６であり、重複はない。信号線４６−“１”、信号Ａ
１４２＝“０”、信号線４３＝“１”、信号線４４；“
０“、信号線４５＝“１″の場合、Ｂ−Ａ＝　１６＋α
（１≦α≦１５）であり、やはり重複はない。信号線４
６＝“１”、信号線４２＝“０”、信号線４３＝“ｌ”
、信号線４４＝“１”、信号線４５＝″０″の場合、Ｂ
−Ａ≦１５であり、重複がある。信号＠４Ｂ＝“１”、
信号＠４２＝“０”、信号＠４３＝“１“、信号線４４
．４５＝“１”の場合、下位４ビットＢ、〜Ｂ０の値が
下位４ビットＡ３〜八〇の値と等しいか大きいとき重複
はないが、逆に下位４ビットＡ、〜Ａｏの値が下位４ビ
ットＢ３〜Ｂ０の値より大きいとき重複がある。この場
合、重複ありと見做す、信号線４６＝“１”、信号線４
２冨“１”信号線４３＝“０”の場合、信号線４６＝“
ｌ”、信号線４２＝“Ｏ”、信号線４３＝“１”の場合
とＡ、Ｂの大小関係が逆になる。

信号線２８は重複有時オンとなる。制御ブロック５にお
いてはオペランド重複命令と認識しているため信号線２
８の該サイクル中のレベルは有効とみる０重複と報告さ
れると、次サイクルにおいて制御ブロック５はオペラン
ド供給を停止すべく動作を中止し、演算部に信号＠３２
を介し該情報を伝達する。演算部に報告することにより
先行制御部における本命令の動作は終了し、演算部での
その実行にゆだねる。演算部での完了により、本ブロッ
クの動作は再開する。一方、重複なしと判定された場合
は、先にアドレス保持部に送ったオペランド開始アドレ
スａｔ、ａ２をそれぞれ基点アドレスとしてアドレスア
ダー４に入力すべく制御ブロック５が制御を行ない、そ
れぞれ必要数だけオペランド供給を実施させる。

〔発明の効果〕

以上説明したように本発明は、簡易なオペランド重複手
段によりオペランドの重複を検出することにより、重複
と判定されるケースは増加するものの、重複チエツクに
費やすマシンサイクルを不要とし、連続的に必要なオペ
ランドリクエストを無駄なく送出することにより高速化
を実現し、重複検出手段にアドレスアダーとは別のアダ
ーを不要とするため、ハードウェア量が削減できるとい
う多大な効果がある。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例のブロック図
、第２図は第１図における重複検出ブロック７のブロッ
ク図である。 １〜３・・・・選択回路、 ４・・・・・・・・アドレスアダー ５・・・・・・・・制御ブロック、 ５０・・・・・・・・比較器、 ５１・・・・・・・・検出回路、 ４０〜４６・・・・信号線。

Claims (1)

1. 【特許請求の範囲】 １、先行制御部でのオペランドの読出し・書込指示が可
   能な情報処理装置において、 ｎビットのアドレス計算を行ない、該出力を保持する手
   段と、 ２つのオペランドの重複を検出する必要のある命令であ
   ることを識別し重複検出を指示する手段と、 該命令で定義されるオペランド長が２進ｍビットで定義
   されるオペランドに対し、各々のアドレスの上位ｎ−ｍ
   −１ビットを比較する比較器と、各々のアドレスの下位
   ｍ＋１ビットの情報を縮退する手段と、各々の縮退され
   た値とを比較する手段とからなる重複検出手段とを有す
   る情報処理装置。