JPH0353729A - 位相整合回路 - Google Patents

位相整合回路

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JPH0353729A
JPH0353729A JP1189597A JP18959789A JPH0353729A JP H0353729 A JPH0353729 A JP H0353729A JP 1189597 A JP1189597 A JP 1189597A JP 18959789 A JP18959789 A JP 18959789A JP H0353729 A JPH0353729 A JP H0353729A
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谷口　充己
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治雄 山下
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智宏 石原
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 第１クロックに同期した第１データを、第１クロックと
同一周波数の第２クロックに同期し第１データと同一内
容の第２データに変換する位相整合回路に関し、 データの無効部分を用いて位相シフト制御を行なえるよ
うにして、データのスリップを制御できるようにするこ
とを目的とし、 第１データ取込み用入力バッファと、第２データ送出用
出力バッファと、第２クロックが第１クロックに対し同
相か逆和かを判定する位相判定部と、位相判定部の判定
結果に応じ第１データをそのまま又は位相シフトして出
力パッファに印加する位相制御部と、第１データのデー
タ無効領域を判定するデータ無効領域判定部と、第１デ
ータのデータ無効領域であることが判定されないうちは
、位相制御部での位相シフト制御を禁止し、第１データ
のデータ無効領域であることが判定されると、位相制御
部での位相シフト制御を許容する位相シフト制御禁止許
容部とをそなえるように構戊する。
［産業上の利用分野］ 本発明は，第１クロツクに同期した第１データを、第１
クロックと同一周波数の第２クロックに同期し第１デー
タと同一内容の第２データに変換する位相整合回路に関
し、特に有効なデータ領域と無効なデータ領域とを含む
信号を伝送する同期多重伝送方式において、端局中継器
で、受信クロックからシステムクロックへの乗せ替えを
行なう場合などに用いて好適な位相整合回路に関する。
［従来の技術］ 従来より、上記のような位相整合回路については、毬々
の提案がなされているが、一例として、特開昭６４−７
７２４１号公報に記載のものがある．かかる公報に記載
の位相整合回路では、第６図に示すように、第１データ
としての入力データＤ１を第１クロックとしての入力ク
ロックＣＫＩで取り込む入力バッファ１０１と，第２デ
ータとしての出力データＤ２を第２クロックとしての出
カクロックＣＫ２で送出する出力バッファ１０２と、出
力クロックＣＫ２が入力クロツクＣＫＩに対し同相か逆
相かを判定する位相判定部１０３と、位相判定部１０３
での判定結果に応じて入力データＤ１をそのまま又は位
相シフトして出力バッファ１０２に印加する位相制御部
１０４とをそなえている。
このような構戊により、位相制御部１０４では、出力ク
ロツクＣＫ２が入力クロックＣＫＩに対し同相であると
判定されると、入力データＤｉをそのまま出力バッファ
１０２へ転送し、出力クロックＣＫ２が入力クロックＣ
ＫＩに対し逆相であると判定されると，入力データＤ１
を位相シフトして出力バッファ１０２へ転送する。
なお、上記の従来回路によるタイミングチャート例をい
くつか示すと、第７〜１０図のようになる。
ここで、第７，８図に示すものは、位相をシフトさせな
い場合の例で、第９，１０図に示すものは、位相をシフ
ト（反転）させた場合の例である。
［発明が解決しようとする課題］ しかしながら、このような従来の位相整合回路では、位
相をシフトさせることにより、第９，１０図に示すよう
に、任意にビットスリップが発生すると，このビットス
リップが発生したところが、データ有効領域であった場
合は、有効データが欠落したり増加したりしてしまうと
いう問題点がある。
本発明は、このような問題点を解決しようとするもので
、データの無効部分を用いて位相シフ１・制御を行なえ
るようにして、データのスリップを制御できるようにし
た、位相整合回路を提供することを目的としている。
［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。
この第１図において、１は第１データＤ１を第１クロッ
クＣＫ１で取り込む入力バッファ、２は第２データＤ２
を第２クロックＣＫ２で送出する出力バッファ、３は第
２クロックＣＫ２が第１クロックＣＫ１に対し同相か逆
和かを判定する位相判定部、４は位相判定部３での判定
結果に応じて第１データＤ１をそのまま又は位相シフ１
〜して出カバッファ２に印加する位相制御部である。
また，５は第１データＤ１のデータ無効領域を判定する
データ無効領域判定部である。
さらに、６は位相シフト制御禁止許容部で、この位相シ
フト制御禁止許容部６は，データ無効領域判定部５で第
１データＤ１のデータ無効領域であることが判定されな
いうちは，位相制御部４での位相シフト制御を禁止し、
データ無効領域判定部５で第１データＤ１のデータ無効
領域であることが判定されると、位相制御部４での位相
シフト制御を許容するもので、第１図中の実線位置に設
けられるほか、鎖線位置（符号６′参照）に設けてもよ
い。
［作　用］ 上述の本発明の位相整合回路では、位相判定部３での判
定結果に応じて、第１データＤ１をそのまま又は位相シ
フトして出力バッファ２に印加することが行なわれるが
、位相シフト制御に際しては、データ無効領域判定部５
で第１データＤ１のデータ無効領域であることが判定さ
れないうちは，位相制御部４での位相シフト制御を禁止
し、デー夕無効領域判定部５で第１データＤ１のデータ
無効領域であることが判定されると、位相制御部４での
位相シフト制御を許容することが行なわれる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する． （ａ）第１実施例の説明 第２図は本発明の第１実施例を示すブロック図であるが
，この第２図における位相整合回路は，例えば端局中継
器内に設置されるものである。
この位相整合回路は、入力バッファ１，出力バッファ２
，位相判定部３，位相制御部４，データ無効領域判定部
５および位相シフト制御禁止許容部６をそなえて構或さ
れている。
ここで、入力バッファｌは、第１データとしての入力デ
ータＤ１を第１クロックとしての入力クロックＣＫ１で
取り込むもので、Ｄフリップフロップで構或されている
． 出力バッファ２は、第２データとしての出力データＤ２
を第２クロックとしての出力クロックＣＫ２で送出する
もので、入力バッファ１と同じくＤフリップフロップで
構成されている。
なお、出力データＤ２は入力データＤ１と同一内容のデ
ータで、出力クロックＣＫ２は入力クロックＣＫＩと同
一周波数である． 位相判定部３は、出力クロックＣＫ２が入力クロックＣ
Ｋ１に対し同相か逆相かを判定するもので、Ｄフリップ
フロップで構成されていて、このＤフリップフロップの
データ入力部（Ｄ入力部）に入力クロックＣＫＩが入力
されるとともに、クロック入力部（Ｃ入力部）に出力ク
ロックＣＫ２が入力されるようになっている．従って、
このＤフリップフロップのＱ出力は、、同一周波数の入
力クロックＣＫＩと出力クロックＣＫ２とが同相の場合
に『１」となり，逆相の場合にｒＯＪとなる。
位相制御部４は、位相判定部３での判定結果に応じて入
力データＤ１をそのまま又は位相シフトして出力バッフ
ァ２に印加するもので、このために、中間バッファ４１
と位相反転正転部４２とを有している． 中間バッファ４１は，入力バッファ１からの出力データ
を受けるとともにその出力データを出力パッファ２へ印
加するもので、入力バッファ１，出力バッファ２と同様
、Ｄフリップフロップが使用される． 位相反転正転部４２は、位相判定部３で入力クロックＣ
ＫＩと出力クロックＣＫ２とが同相であると判定された
場合に、中間バッファ４１から入力データＤ１をそのま
ま出力パッファ２へ印加するよう制御するとともに、位
相判定部３で入力クロックＣＫＩと出力クロックＣＫ２
とが逆相であると判定された場合に，中間バッファ４１
から入力データＤ１を位相シフト（反転）して出力バッ
ファ２に印加するよう制御するもので、この位相反転正
転部４２としては、排他的論理和ゲート（ＥＯＲゲート
）が使用される。
ところで、データ無効領域判定部５は、入力データＤ１
中の識別データ（この識別データは例えばデータ有効領
域のときは「１』、データ無効領域のときはｒＯＪとな
る２値データである）からデータ無効領域を判定するも
ので、やはりＤフリップフロップが使用される。ここで
、データ無効領域判定部５を構或するＤフリップフロツ
プは、そのＤ入力部に識別データを受けるとともに，そ
のＣ入力部に入力クロックＣＫ１を受けるようになって
いる。
さらに、位相シフト制御禁止許容部６は、データ無効領
域判定部５で入力データＤ１のデータ無効領域であるこ
とが判定されないうちは、位相制御部４での位相シフト
制御を禁止し、データ無効領域判定部５で第１データＤ
１のデータ無効領域であること゛が判定されると，位相
制御部４での位相シフト制御を許容するもので、この位
相シフト制御禁止許容部６としても、Ｄフリツプフロツ
プが使用される。そして，位相シフト制御禁止許容部６
を構或するＤフリップフロツプのＤ入力部に、位相判定
部３からの判定出力が入力され、そのＣ入力部にデータ
無効領域判定部５からの判定出力が入力されるようにな
っている。
このような構成の位相シフト制御禁止許容部６では，デ
ータ無効領域判定部５でデータ無効領域であることが検
出されるまで、位相判定部３が以前に判定した結果を保
持して、その保持データを位相制御部４のＥＯＲゲート
４２に印加するようになっている。そして、データ無効
領域判定部５でデータ無効領域であることが検出される
と、その時の位相判定部３からの判定出力をラッチして
保持するようになっている．つまり，位相シフト制御禁
止許容部６は、位相判定部３と位相．制御部４との間に
挿入されてデータ無効領域が検出されるまでは保持デー
タを変更しむいラッチの機能を果たしている。
上述の構成により、位相判定部３での判定結果に応じて
、入力データＤＩをそのまま又は位相シフトして出力バ
ッファ２に印加することが行なわれるが、位相シフト制
御に際しては、データ無効領域判定部５で入力データＤ
１のデータ無効領域であることが判定されないうちは，
位相判定部３での以前の判定結果を保持することにより
，位相制御部４での位相シフト制御を禁止し、データ無
効領域判定部５で入力データＤ１のデータ無効領域であ
ることが判定されると、位相判定部３から現在の判定結
果をラッチすることにより、位相制御部４での位相シフ
ト制御を許容することが行なわれる。
今、第３，４図において、データ「２」が無効データで
あるとすると、位相制御部４での位相シフト制御は第３
，４図のようにデータ無効部分でのみ許容される。その
結果、出力バッファ２の出力において、データ「２」の
部分が２回発生したり（第３図参照），データ「２』の
部分が消滅したり（第４図参照）する。しかし、データ
「２』はデータとして無効であるため，実質的なデータ
（有効データ）に対しては、スリップを起こさないこと
になり．これにより有効データの欠落，増加を招くこと
がない。
なお、同期多重伝送方式においては、無効データは有効
データの１７３０程度の割合で発生する。
（ｂ）第２実施例の説明 この第２実施例にかかる位相整合回路は、第５図に示す
ような構或になっている．即ち、この第２実施例の位相
整合回路も，例えば端局中継器内に設置され、入力バッ
ファ１，出力バッファ２，位相判定部３，位相制御部４
，データ無効領域判定部５および位相シフト制御禁止許
容部６′をそなえて構或されているが、この第２実施例
では、位相シフト制御禁止許容部６′が、前述の第１実
施例のものと異なる． 即ち、この位相シフト制御禁止許容部６′は、位相判定
部３のＣ入力部へのクロック供給を制御するゲート回路
として構或されており、例えば、ＮＯＲゲートが使用さ
れる。そして，位相シフト制ｖｌｇ禁止許容部６′を構
゛或するゲート回路へは、データ無効領域判定部５から
の判定結果と入力クロックＣＫＩが入力され，データ無
効領域判定部５でデータ無効領域が検出されたときのみ
，入力クロックＣＫＩが位相判定部３へ供給されるよう
になっている。
従って、このようにしてもデータ無効領域判定部５で入
力データＤ１のデータ無効領域であることが判定されな
いうちは、位相制御部４での位相シフト制御が禁止され
、データ無効領域判定部５で入力データＤ１のデータ無
効領域であることが判定されると、位相制御部４での位
相シフト制御が許容されるようにできるので、前述の第
１実施例とほぼ同様の効果ないし利点が得られるもので
ある。
［発明の効果］ 以上詳述したように、本発明の位相整合回路によれば，
データの無効部分を用いて位相シフト制御を行なうよう
に構成されているので、データのスリップがデータの有
効部分では起きないようにすることができ、これにより
有効データの欠落，増加をなくして、データエラーの少
ないクロツク乗せ替えを実現できる利点がある。
【図面の簡単な説明】
第１図は本発明の原理ブロック図、 第２図は本発明の第１実施例を示すブロック図、第３，
４図はそれぞれ本装置のタイミングチャート、 第５図は本発明の第２実施例を示すブロック図、第６図
は従来例を示すブロック図、 第７〜１０図はそれぞれ従来例のタイミングチャートで
ある． 図において、 １は入力バッファ、 ２は出力バッファ、 ３は位相判定部， ４は位相制御部、 ５はデータ無効領域判定部， ６．６′は位相シフト制御禁止許容部、４１は中間バッ
ファ、 ４２はＦＯＲゲートである。 ／′二゛一冫・、

Claims (1)

  1. 【特許請求の範囲】 第１クロック（ＣＫ１）に同期した、第１データ（Ｄ１
    ）を、該第１クロック（ＣＫ１）と同一周波数の第２ク
    ロック（ＣＫ２）に同期し該第１データ（Ｄ１）と同一
    内容の第２データ（Ｄ２）に変換する位相整合回路にお
    いて、 該第１データ（Ｄ１）を該第１クロック（ＣＫ１）で取
    り込む入力バッファ（１）と、 該第２データ（Ｄ２）を該第２クロック（ＣＫ２）で送
    出する出力バッファ（２）と、 該第２クロック（ＣＫ２）が該第１クロック（ＣＫ１）
    に対し同相か逆相かを判定する位相判定部（３）と、該
    位相判定部（３）での判定結果に応じて該第１データ（
    Ｄ１）をそのまま又は位相シフトして該出力バッファ（
    ２）に印加する位相制御部（４）とをそなえ、該第１デ
    ータ（Ｄ１）のデータ無効領域を判定するデータ無効領
    域判定部（５）と、 該データ無効領域判定部（５）で該第１データ（Ｄ１）
    のデータ無効領域であることが判定されないうちは、該
    位相制御部（４）での位相シフト制御を禁止し、該デー
    タ無効領域判定部（５）で該第１データ（Ｄ１）のデー
    タ無効領域であることが判定されると、該位相制御部（
    ４）での位相シフト制御を許容する位相シフト制御禁止
    許容部（６、６′）とが設けられていることを 特徴とする、位相整合回路。
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