JPH0355046B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート形トランジスタを用いて構
成されたパルス発生回路に関するものである。

〔従来の技術〕

従来、入力信号が反転した時にパルス信号出力
を発生する回路であつてＮチヤネルトランジスタ
により構成された回路として第３図に示すものが
あつた。

同図において、１は高電位点、２は低電位点で
ある接地点、２１〜２５はデプレツシヨン形トラ
ンジスタ、２６〜３３はエンハンスメント形トラ
ンジスタである。

デプレツシヨン形トランジスタ２１〜２３およ
びエンハンスメント形トランジスタ２６〜２８
は、信号ａを入力信号とし信号ｂを出力信号とす
る三段のインバータ４１を構成し、デプレツシヨ
ン形トランジスタ２４およびエンハンスメント形
トランジスタ２９，３０はそれぞれ信号ｂ、信号
ａを入力信号とし信号ｃを出力信号とするNOR
回路４２を構成し、デプレツシヨン形トランジス
タ２５およびエンハンスメント形トランジスタ３
１〜３３は、信号ａとｂとのNANDをとつた後
さらに信号ｃとのNORをとりその結果としての
信号ｄを出力信号とする論理回路４３を構成す
る。

このように構成された従来のパルス発生回路の
動作を第４図のタイミングチヤートを用いて説明
する。なお、第４図Ａ，Ｂ，Ｃ，Ｄはそれぞれ信
号ａ〜ｄに対応する。

いま、第４図Ａに示すように信号ａをエンハン
スメント形トランジスタ２６に入力すると、イン
バータ４１の最終段出力として第４図Ｂに示すよ
うな信号ｂを得る。すなわち、信号ｂは信号ａの
反転信号であると同時に若干の遅延を伴つた信号
となつている。このパルス発生回路はこの遅延を
利用している。

つぎに、NOR回路４２のドライバとしてのト
ランジスタ２９，３０のゲートにそれぞれ信号
ａ，ｂを加える。

信号ａが“Ｌ”から“Ｈ”へ反転するときは、
信号ｂが遅延して“Ｈ”から“Ｌ”へ反転するの
でドライバ２９，３０のいずれかが必ずオン状態
になつており、NOR回路４２の出力信号である
信号ｃは“Ｌ”の状態が保たれる。

一方、信号ａが“Ｈ”から“Ｌ”へ反転すると
きは、信号ｂが遅延して“Ｌ”から“Ｈ”へ反転
するので、遅延時間だけ信号ａ，ｂ共に“Ｌ”に
なり、ドライバ２９，３０はオフ状態になる。し
たがつて、この間信号ｃは“Ｈ”になるが、信号
ｂが“Ｈ”になるとドライバ２９がオン状態にな
るため信号ｃが“Ｌ”に戻る。

すなわち、信号ｃでは、信号ａが“Ｈ”から
“Ｌ”へ反転する際にパルス信号を得ることがで
きる（第４図Ｃ）。

つぎに、論理回路４３において、入力信号ａが
“Ｌ”から“Ｈ”に反転するとき、信号ｂは遅延
して“Ｈ”から“Ｌ”になるのでトランジスタ３
２，３３のゲートがともに“Ｈ”になりオン状態
になるので論理回路４３の入力信号ｄは“Ｌ”と
なる。信号ｂが遅延時間経過によつて“Ｌ”とな
つた後はトランジスタ３２がオフ状態となるため
信号ｄは“Ｈ”に戻る。すなわち、信号ｄは、信
号ａが“Ｌ”から“Ｈ”へ反転する際に発生する
パルス信号“Ｌ”を含む。

入力信号ａが“Ｈ”から“Ｌ”に反転するとき
には、信号ａ，ｂのいずれか一方が必ず“Ｌ”と
なつているためトランジスタ３２，３３のいずれ
か一方が必ずオフ状態となつているが、このとき
信号ｃがトランジスタ３１のゲートに入力されて
いるので、信号ｃにおけるパルス信号によつてト
ランジスタ３１がオン状態となり、信号ｄは信号
ｃにおけるパレス信号と同一のパルス幅をもつパ
ルス信号を“Ｌ”を含む。

結局、信号ｄは第４図Ｄで示すように、信号ａ
が反転するごとにパルスを発生することになる。

このように、この従来回路は入力信号が反転し
た時にパルス信号出力を発生することができ、し
かも、出力信号である信号ｄのパルス幅がインバ
ータ４１で生じる遅延時間により決定されるの
で、適当な奇数段のインバータを配置することに
よりパルス幅を制御できるという利点を持つ。

〔発明が解決しようとする問題点〕

しかし、上記従来回路は、多数のトランジスタ
で構成されているので、回路による消費電力が大
きく、パターン配置した場合パターン面積が大き
くなるという問題点があつた。

本発明は、上記問題点に鑑みてなされたもので
あり、その目的とするところは、パルス幅制御の
容易性という特長を失うことなく、トランジスタ
の数を減少させ、消費電力が少なくパターン面積
が小さいパルス発生回路を提供することにある。

〔問題点を解決するための手段〕

かかる目的を達成するために本発明は、絶縁ゲ
ート形トランジスタで構成されたNAND回路と、
このNAND回路の２つの入力端子にそれぞれ接
続されたトランジスタ回路とを具備し、この２つ
のトランジスタ回路をそれぞれエンハンスメント
形トランジスタとデプレツシヨン形トランジスタ
との並列体で構成したものである。

〔作用〕

トランジスタ回路に対する入力信号が“Ｈ”か
ら“Ｌ”に反転したときには、トランジスタ回路
のデプレツシヨン形トランジスタを介して為され
る放電によりNAND回路の入力レベルが徐々に
低下し、逆にトランジスタ回路に対する入力信号
が“Ｌ”から“Ｈ”に反転したときには、トラン
ジスタ回路のエンハンスメント形トランジスタを
介して為される充電によりNAND回路のレベル
が速やかに上昇するため、２つのトランジスタ回
路にそれぞれ互いに相反する信号を入力すると、
この入力信号の反転時にのみ、NAND回路の２
つの入力端子に対する信号がいずれも“Ｈ”とな
り、パルス信号を得ることができる。

〔実施例〕

以下、実施例と共に本発明を詳細に説明する。

第１図は本発明の一実施例を示す回路図であ
る。

同図において、１は高電位点、２は低電位点で
ある接地点、３〜５はＮチヤネルデプレツシヨン
形トランジスタ、６〜９はＮチヤネルエンハンス
メント形トランジスタである。

第１のトランジスタ回路１１はトランジスタ３
および６から構成され、トランジスタ３のドレイ
ンとゲートおよびトランジスタ６のドレインとゲ
ートをすべて共通に接続して信号ａの入力端子と
し、トランジスタ３およびソース６を共通に接続
して信号ｅの出力端子とする。

第２のトランジスタ回路１２はトランジスタ４
および７から構成され、トランジスタ４のドレイ
ンとゲートおよびトランジスタ７のドレイとゲー
トをすべて共通に接続して信号ａの反転信号であ
る信号の入力端子とし、トランジスタ４および
７のソースを共通に接続して信号の出力端子と
する。

NAND回路１３はトランジスタ５，８および
９によつて構成され、トランジスタ５のドレイン
は高電位点１に接続され、そのゲートおよびソー
スは共通にされてトランジスタ８のドレインに接
続され、トランジスタ８のソースはトランジスタ
９のドレインに接続され、トランジスタ９のソー
スは接地されている。そして、トランジスタ８お
よび９のゲートが入力端子となり、それぞれにト
ランジスタ回路１１および１２の出力端子が接続
されている。また、トランジスタ５のソースが出
力端子となり、信号ｆを出力する。

つぎに、このように構成された実施例の動作を
第２図のタイミングチヤートを用いて説明する。
なお、第２図Ａ，Ｂ，Ｃ，Ｄ，Ｅはそれぞれ信号
ａ，，ｅ，，ｆに対応し、同図Ｃ，Ｄにおけ
る破線Ａ，Ｂはそれぞれトランジスタ８，９のし
きい値を示す。

トランジスタ回路１１および１２の入力信号で
ある信号ａ，は第２図Ａ，Ｂに示すように互い
に相反する信号である。

いま、トランジスタ回路１１において、信号ａ
が“Ｌ”から“Ｈ”に反転すると、トランジスタ
３および６のゲート電圧が“Ｈ”になり、エンハ
ンスメント形トランジスタ６は必ずオン状態とな
る。したがつて、このトランジスタ６のオン抵抗
を小さくしておけば、NAND回路１３の入力側
の一方のドライバであるトランジスタ８のゲート
はトランジスタ６を通して速やかに充電され、こ
のゲート電圧（信号ｅ）が“Ｈ”となつてトラン
ジスタ８はオン状態となる。

一方、信号ａが“Ｌ”から“Ｈ”に反転すると
きにはトランジスタ回路１２の入力信号である信
号は“Ｈ”から“Ｌ”に反転し、トランジスタ
４，７のゲート電圧は共に“Ｌ”となり、エンハ
ンスメント形トランジスタ７はオフ状態となる。

したがつて、NAND回路１３の入力側の他方
のドライバであるトランジスタ９のゲートはデプ
レツシヨン形トランジスタ４を通して放電される
ことになるが、デプレツシヨン形トランジスタ４
の抵抗値を大きくしておけば、トランジスタ９の
ゲートは徐々に放電され、トランジスタ９のゲー
ト電圧（信号）がしきい値Ｂ以下になつたとき
にトランジスタ９はオフ状態となる。

以上の説明から判るように、信号ａが“Ｌ”か
ら“Ｈ”反転したときには、反転した瞬間にトラ
ンジスタ８，９の双方がオン状態となるため、
NAND回路１３の出力し号ｆが“Ｌ”となる。
その後、トランジスタ９のゲート電圧（信号）
が徐々に下がり、しきい値電圧Ｂよりも下がつた
ところでトランジスタ９がオフ状態となるため、
NAND回路１３の出力信号ｆが“Ｈ”に戻り、
パルス信号が得られる（第２図Ｅ）。

逆に、信号ａが“Ｈ”から“Ｌ”に反転すると
きにも、同様のパルス信号が発生させることがで
きる。

すなわち、信号ａが反転した瞬間には上述した
場合と同様にトランジスタ８，９の双方がオン状
態となるため、NAND回路１３の出力信号ｆが
“Ｌ”となり、その後、信号ａが反転するまでは
信号ｅは“Ｈ”を保持するため、トランジスタ９
はオン状態を続けるが、信号ｅはデプレツシヨン
形トランジスタ３を介して為され放電によりレベ
ルが低下してゆき、しきい値電圧Ａより下がつた
ところでトランジスタ８がオフ状態となる。その
ため、NAND回路１３の出力信号ｆが“Ｈ”に
戻り、パルス信号が得られる（第２図Ｅ）。

なお、パルス幅は信号ｅまたはの放電時間に
よつて決定されるので、パルス幅を長くしたい場
合にはデプレツシヨン形トランジスタ３，４の抵
抗値を大きくするか、あるいはトランジスタ８，
９のゲート−接地間に容量を付加すればよい。

また、上記実施例では、Ｎチヤネルトランジス
タで構成されたパルス発生回路について説明した
が、Ｐチヤネルトランジスタで構成された回路で
も相補形トランジスタで構成された回路でもかま
わない。

〔発明の効果〕

以上説明したように、本発明のパルス発生回路
によれば、絶縁ゲート形トランジスタで構成され
たNAND回路と、このNAND回路の２つの入力
端子にそれぞれ接続されたトランジスタ回路とを
具備し、この２つのトランジスタ回路をそれぞれ
エンハンスメント形トランジスタとデプレツシヨ
ン形トランジスタとの並列体で構成したので、ト
ランジスタの数を少なくすることができる。した
がつて消費電力を小さくすることができ、パター
ン配置をしたときのパターン面積を小さくすこと
ができ、そのために高集積化に非常に適してい
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２
図はその動作を示すタイミングチヤート、第３図
は従来のパルス発生回路を示す回路図、第４図は
その動作を示すタイミングチヤートである。 ３〜５……デプレツシヨン形トランジスタ、６
〜９……エンハンスメント形トランジスタ、１
１，１２……トランジスタ回路、１３……
NAND回路。

Claims (1)

【特許請求の範囲】
1. １ デプレツシヨン形トランジスタのドレインと
   ゲートおよびエンハンスメント形トランジスタの
   ドレインとゲートをすべて共通に接続して入力端
   子とし、前記デプレツシヨン形トランジスタのソ
   ースおよび前記エンハンスメント形トランジスタ
   のソースを共通に接続して出力端子とするトラン
   ジスタ回路２組と、絶縁ゲート形トランジスタで
   構成され少なくとも２つの入力端子を有する
   NAND回路とを具備し、前記２組のトランジス
   タ回路のそれぞれの出力端子が前記NAND回路
   の互いに異なる入力端子にそれぞれ接続されてい
   ることを特徴とするパルス発生回路。