JPH0355908B2

JPH0355908B2 -

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Publication number: JPH0355908B2
Application number: JP18326182A
Authority: JP
Priority date: 1982-10-19
Filing date: 1982-10-19
Publication date: 1991-08-26
Also published as: JPS5972689A

Description

【発明の詳細な説明】本発明は、プログラムローデイング方法に関
し、特に所定の演奏順序に従つて複数の曲が演奏
されるように一連の動作を指令するプログラムを
自動演奏プレーヤ等における記憶装置へ記憶させ
るプログラムローデイング方法に関する。

自動演奏プレーヤ等の一連の動作を指令するプ
ログラムにおける各命令は、例えば演奏する複数
の曲の各々を特定するデータ例えばレコード盤等
の記録媒体に記録された曲の記録順序を示す数値
で形成され、特定した曲の演奏指令となつてい
る。複数のかかる命令で形成されたプログラムを
従来のプログラムローデイング方法によつて記憶
装置に記憶させるプログラムローデイング装置を
第１図に示す。第１図においてSW₀，SW₁，…
SW₉は、０〜９までの10進数の各々に対応するデ
ータを発生させるための数値入力キースイツチで
ある。キースイツチSW₀〜SW₉の各々は一端が接
地されておりかつ他端がエンコーダ１１の対応す
る入力端子の各々に接続されている。キースイツ
チSW₀〜SW₉のうちの１つを選択的に押圧すると
エンコーダ１１の対応する入力端子に低レベル信
号が供給される。そうすると、エンコーダ１１よ
り０〜９までの10進数の各々に対応しBCD（２進
化10進）コード化された４ビツトのデータと例え
ば高レベル信号からなるキー入力検知信号ａとが
出力される。エンコーダ１１より出力された４ビ
ツトのデータはレジスタ１２に供給される。ま
た、エンコーダ１１より出力されたキー入力検知
信号ａは書込み制御回路１３に供給される。書込
み制御回路１３の書込み指令入力端子には一端が
接地された書込み指令スイツチSW₁₁の他端が接
続されている。書込み指令スイツチSW₁₁を押圧
することにより書込み指令入力端子に低レベル信
号からなる入力データ書込み指令信号ｂが供給さ
れる。また、この書込み制御回路１３にはメモリ
クリヤ制御回路１４より所定データ書込み指令信
号ｃが供給される。書込み制御回路１３は、キー
入力検知信号ａが供給されるとクロツクパルスｄ
をレジスタ２に供給しかつ入力データ書込み指令
信号ｂが供給されると所定時間に亘つて出力バツ
フア制御信号ｅをレジスタ１２に供給すると共に
書込みアドレス発生指令信号ｆをアドレス発生回
路１５に供給しかつ所定データ書込み指令信号ｃ
が供給されると書込みアドレス発生指令信号ｆを
アドレス発生回路１５に供給する構成となつてい
る。また、レジスタ１２は例えば４ビツト並列レ
ジスタが２段接続された構成となつており、書込
み制御回路１３より供給されたクロツクパルスｄ
によつて前段のレジスタにエンコーダ１１より供
給されたデータをラツチしかつ後段のレジスタに
前段のレジスタの保持データをラツチするように
なつている。従つて、キースイツチSW₁〜SW₉の
択一的な押圧を２回連続して行なうことによりレ
ジスタ１２に10進数２桁分のデータが保持され
る。

次に、書込み指令スイツチSW₁₁が押圧される
と書込み制御回路１３よりレジスタ１２に出力バ
ツフア制御信号ｅが供給されると共に書込みアド
レス発生指令信号ｆがアドレス発生回路１５に供
給される。アドレス発生回路１５は、例えば書込
みアドレス発生指令信号ｆ及び読出しアドレス発
生指令信号ｇによつてカウントアツプする４ビツ
トバイナリカウンタと、読出しアドレス発生指令
信号ｇによつてトリガされる単安定マルチバイブ
レータとを含んだ構成となつている。このアドレ
ス発生回路１５におけるバイナリカウンタの出力
はメモリ１６のアドレス入力端子に供給されてい
る。また、出力バツフア制御信号がレジスタ１２
に供給されると、レジスタ１２における出力バツ
フアが活性化され、前段のレジスタの出力で下位
４ビツトが形成されかつ後段のレジスタの出力で
上位４ビツトが形成された８ビツトのデータすな
わちBCDコード化された10進数２桁分のデータ
が出力バツフアを介してデータバス１７に送出さ
れる。そして、データバス１７に送出された10進
数２桁分のデータが自動演奏プレーヤの動作を指
令する命令としてアドレス発生回路１５の出力に
よつて指定されるメモリ１６における記憶場所に
記憶される。

キースイツチSW₀〜SW₉の択一的押圧を２回連
続して行なつたのちスイツチSW₁₁を押圧すると
いう操作を所定回数繰り返すことにより所定の演
奏順序に従つて自動演奏がなされるように一連の
動作を指令するプログラムがメモリ１６に記憶さ
れる。ここで、キースイツチSW₀〜SW₉の誤操作
等によつて誤つたプログラムが記憶された場合等
においてメモリ１６の記憶内容を消去したいとき
一端が接地されたクリヤスイツチSW₁₂を押圧す
ると、スイツチSW₁₂の他端より低レベル信号か
らなるクリヤ指令信号ｈがメモリクリヤ制御回路
１４に供給される。メモリクリヤ制御回路１４
は、クリヤ指令信号ｈが供給されたとき所定時間
間隔をもつて所定データ書込み指令信号ｃを書込
み制御回路１３に所定回数供給すると共に２桁の
10進数“00”に対応しBCDコード化された８ビ
ツトのデータをデータバス１７に送出するように
構成されている。このため、クリヤスイツチ
SW₁₂の押圧操作によつてアドレス発生回路１５
におけるカウンタがカウントアツプしてプログラ
ムが記憶されるべきメモリ１６における記憶場所
を指定するアドレスが順次変化してプログラムが
記憶されていた場所に順次データ“00”が書込ま
れ、メモリ１６の記憶内容が消去される。

メモリ１６にプログラムが誤りなく記憶された
のち例えば自動演奏スタートスイツチ（図示せ
ず）が押圧されると、自動演奏プレーヤの制御回
路（図示せず）より読出し指令信号が読出し制御
回路１８に供給される。そうすると、読出し制御
回路１８より読出しアドレス発生指令信号ｇがア
ドレス発生回路１５に供給される。アドレス発生
回路１５において、読出しアドレス発生指令信号
ｇによつてバイナリカウンタがカウントアツプす
ると共に単安定マルチバイブレータがトリガされ
て例えば所定時間幅の高レベル信号ｉがこの単安
定マルチバイブレータのＱ出力端子より出力され
てメモリ１６のリード・ライト制御入力端子及び
出力バツフア回路１９のクロツク入力端子に供給
される。そうすると、メモリ１６は所定時間に亘
つて読出しモードとなり、アドレス発生回路１５
のアドレス出力によつて指定される場所に記憶さ
れている命令が読出されてデータバス１７に送出
される。この読出された命令は、アドレス発生回
路１５より出力された所定時間幅の高レベル信号
ｉの例えば消滅時に出力バツフア回路１９に保持
される。そして、この出力バツフア回路１９に保
持された命令が自動演奏プレーヤの制御回路（図
示せず）に供給される。

以上の如く従来のプログラムローデイング方法
による装置においてはメモリ１６の記憶内容を消
去するためにクリヤスイツチSW₁₂が必要となつ
ているので、操作スイツチが多くなつて機器の小
型化に際して設計上の制約が多くなると共に操作
スイツチが誤操作され易くなつて最悪の場合メモ
リ１６の記憶内容が誤消去されてしまうという不
都合が発生することとなる。

そこで、本発明の目的は記憶装置の記憶内容を
消去するための操作スイツチを不要としかつ記憶
装置の記憶内容の誤消去を防止することができる
プログラムローデイング方法を提供することであ
る。

本発明によるプログラムローデイング方法は、
入力データと所定データとを比較してこれら入力
データと所定データとが一致したときのみ記憶装
置の記憶内容を消去することを特徴としている。

以下、本発明の実施例につき第２図乃至第４図
を参照して詳細に説明する。

第２図に示す如くキースイツチSW₀〜SW₉、書
込み指令スイツチSW₁₁、エコーダ１１、レジス
タ１２、書込み制御回路１３、アドレス発生回路
１５、メモリ１６、データバス１７、読出し制御
回路１８、出力バツフア回路１９は第１図と同様
に接続されている。しかしながら、本例において
はBCDコード化された８ビツトの所定データを
出力する所定データ発生回路２０が設けられてい
る。この所定データ発生回路２０の出力はデータ
比較回路２１に供給されている。データ比較回路
２１は、レジスタ１２の出力が有するビツトパタ
ーンと所定データ発生回路２０の出力が有するビ
ツトパターンとが一致したとき所定時間間隔をも
つて所定データ書込み指令信号ｃを書込み制御回
路３に所定回数供給すると共に２桁の10進数
“00”に対応する８ビツトのBCDコード化された
データをデータバス１７に送出し、両ビツトパタ
ーンが一致しなかつたときレジスタ１２の出力を
データバス１７に送出するように構成されてい
る。

以上の構成において、所定データ発生回路２０
より出力されるデータが自動演奏プレーヤの一連
の動作を指令するプログラムにおける命令になり
得ないデータすなわち例えば10進数“00”に対応
するデータとなるようにすれば、第１図の装置と
同様にキースイツチSW₀〜SW₉の択一的押圧を２
回連続して行なつたのちスイツチSW₁₁を押圧す
るという操作を所定回数繰り返すことにより一連
の動作を指令するプログラムがメモリ１６に記憶
される。また、所定データ発生回路２０より出力
されているデータと同一のデータがレジスタ１２
に保持されるようにキースイツチSW₀〜SW₉の択
一的押圧を２回連続して行なつたのちスイツチ
SW₁₁を押圧すると、データ比較回路２１におい
て比較されるデータが一致してデータ比較回路２
１より書込み制御回路１３に所定データ書込み指
令信号ｃが所定時間間隔をもつて所定回数供給さ
れかつ２桁の10進数“00”に対応する８ビツトの
BCDコード化されたデータがデータバス１７に
送出される。そうすると、第１図の装置において
クリヤスイツチSW₁₂が押圧されたときと同様に
アドレス発生回路１５におけるカウンタがカウン
トアツプしてプログラムが記憶されるべきメモリ
１６における記憶場所を指定するアドレスが順次
変化してプログラムが記憶されていた記憶場所に
順次データ“00”が書込まれてメモリ１６の記憶
内容が消去される。また、自動演奏プレーヤの制
御回路（図示せず）より読出し指令信号が読出し
制御回路１８に供給されると第１図の装置と同様
にメモリ１６に記憶されている命令が読出されて
出力バツフア回路１９に保持される。この出力バ
ツフア回路１９に保持された命令が自動演奏プレ
ーヤの制御回路（図示せず）に送出される。

以上の動作において、メモリ１６の記憶内容の
消去がなされるのはプログラムを形成する各命令
をメモリ１６に記憶させるときと同様に数値入力
キースイツチSW₀〜SW₉及び書込み指令スイツチ
SW₁₁を操作することによつてレジスタ１２より
データ比較回路２１に送出されたデータが所定デ
ータと一致したときであるので、クリヤスイツチ
等の記憶内容消去用の操作スイツチが不要となつ
て操作スイツチの個数を減少させることができる
故に機器の小型化が容易になると共に誤操作が減
少するという効果が期待できる。また、複数の操
作スイツチを所定の手順で操作したときのみメモ
リ１６の記憶内容が消去されるので、誤操作によ
る記憶内容の誤消去を防止することができるとい
う効果も期待できることとなる。

第３図は、本発明によるプログラムローデイン
グ方法によつて自動演奏プレーヤに一連の動作を
指令するプログラムを記憶装置に記憶させる装置
をマイクロコンピユータを用いて構成した例を示
すブロツク図である。第３図において、タイミン
グパルス発生回路３０よりキーマトリクス３１の
入力信号線の各々が互いに発生時刻の異なるタイ
ミングパルスが供給されている。入力信号線とそ
れぞれ交差する出力信号線は操作スイツチ検出回
路３２の入力端子に接続されている。入力信号線
と出力信号線との各交点には押圧操作されること
によつて両信号線を接続するようにキースイツチ
SW₀〜SW₉及び書込み指令スイツチSW₁₁が設け
られている。スイツチSW₀〜SW₉及びSW₁₁のう
ちのいずれか１つが押圧操作されると互いに発生
時刻の異なるタイミングパルスのうちの１つが操
作スイツチ検出回路３２の入力端子のうちの１つ
に供給される。そうすると、操作スイツチ検出回
路３１において押圧操作された操作スイツチが特
定されてその操作スイツチに対応した４ビツトの
BCDコード化されたデータが出力される。この
４ビツトのデータは入力ポート３３に供給されて
ラツチされる。入力ポート３３には自動演奏プレ
ーヤの制御回路（図示せず）より読出し指令信号
も供給される。この入力ポート３２より、４ビツ
トのデータをラツチしたか否かを示す情報、数値
入力キースイツチ及び書込み指令スイツチのうち
のいずれが押圧されたかを示す情報、読出し指令
信号が供給されたか否かを示す情報と共にラツチ
した４ビツトのデータを含む８ビツトのデータが
データバス３４を介してプロセツサ３５に取り込
まれる。プロセツサ３５は、ROM３６，RAM
３７と協働して取込んだデータを処理する。そし
て、プロセツサ３５はRAM３７の所定領域をプ
ログラムメモリ領域としてそこに自動演奏プレー
ヤの一連の動作を指令するプログラムを記憶さ
せ、プログラムメモリ領域の記憶内容を消去し、
またはプログラムメモリ領域に記憶されている命
令を読出して出力ポート３８を介して自動演奏プ
レーヤの制御回路（図示せず）に送出する。尚、
プロセツサ３５のアドレス出力はアドレスバス３
９を介して入力ポート３３、ROM３６、RAM
３７、出力ポート３８の各々に供給されている。

第３図に示された本発明による装置の動作の一
部を第４図のフローチヤートの参照しつつ説明す
る。操作スイツチが押圧操作されたか否かの判定
等を含むスイツチ入力処理動作をなす（第３図Ｓ
１）。押圧操作された操作スイツチが数値入力ス
イツチであるか否かを判定する（同図Ｓ２）。数
値入力スイツチが押圧操作されたときは入力ポー
ト３３より取込んだデータに含まれているバイナ
リコード化された４ビツトのデータをRAM３７
のプログラムメモリ領域以外の所定の場所に設定
された８ビツト分の記憶容量を有するバツフアに
既に書込まれている４ビツトのデータが消去され
ないように書込み（同図Ｓ３）、Ｓ１に戻る。押
圧操作されたスイツチが数値入力スイツチでなか
つたときは書込み指令スイツチが押圧操作された
のか否かを判定し（同図Ｓ４）、書込み指令スイ
ツチが押圧操作されたのでなければＳ１に戻る。
押圧操作されたスイツチが書込み指令スイツチで
あつたときはバツフアに２桁の10進数“00”に対
応するデータが書込まれているか否かを判定する
（同図Ｓ５）。バツフアに“00”に対応するデータ
が書込まれていたときはRAM３７におけるプロ
グラムメモリ領域における記憶内容を消去し（同
図Ｓ６）、Ｓ１に戻る。バツフアに“00”に対応
するデータが書込まれていなかつたときはRAM
３７におけるプログラムメモリ領域にバツフアに
書込まれていたデータを命令として書込む（同図
Ｓ７）。その後、プログラムメモリ領域内の記憶
場所を指定するためのアドレス値に１を加え（同
図Ｓ８）、Ｓ１に戻る。

以上の如き装置においても、自動演奏プレーヤ
の一連の動作を指令するプログラムを記憶するメ
モリの記憶内容の消去は、書込み指令スイツチが
押圧されたときバツフアに10進数“00”に対応す
るデータが書込まれていた場合になされるので、
第２図の装置と同様な効果が得られることとな
る。

尚、上記実施例においては入力データが10進数
の“00”に対応するデータであつた場合にメモリ
の記憶内容が消去されるとしたが、自動演奏プレ
ーヤの如き機器以外の10進数“00”が意味を有す
る機器例えば演算装置における記憶装置にプログ
ラムをロードする場合には例えば10進数“99”の
如き最大値に対応するデータが入力されたときに
メモリの記憶内容が消去されるようにしても良
い。また、本例においては入力データが２桁の10
進数に対応するBCDコード化された８ビツトの
データであるとしたが、入力データが２桁の16進
数又は２桁の８進数にそれぞれ対応した８ビツト
又は６ビツトのデータとなる場合も本発明を適用
することができ、また入力データの桁数が２桁で
はなく３桁或いは４桁となる場合も本発明を適用
することができる。

以上詳述した如く本発明によるプログラムロー
デイング方法によれば入力データと所定データと
を比較してこれら入力データと所定データとが一
致したときプログラムがロードされる記憶装置の
記憶内容が消去されるので、記憶内容消去用の操
作スイツチが不要となつて機器の小型化が容易に
なると共に誤操作が減少するという効果が期待で
きる。また、複数の操作スイツチを所定の手順で
操作したときのみ記憶内容が消去されるので、記
憶内容の誤消去を防止することができるという効
果も期待できる。

【図面の簡単な説明】

第１図は、従来のプログラムローデイング方法
によつてプログラムを記憶装置に記憶させる装置
を示すブロツク図、第２図は、本発明の一実施例
を示すブロツク図、第３図は、本発明の他の実施
例を示すブロツク図、第４図は、第３図に示した
装置の動作を示すフローチヤートである。主要部分の符号の説明、１１……エンコーダ、
１２……レジスタ、１３……書込み制御回路、１
５……アドレス発生回路、１６……メモリ、２０
……所定データ発生回路、２１……データ比較回
路、３０……タイミングパルス発生回路、３１…
…キーマトリクス、３２……操作スイツチ検出回
路、３３……入力ポート、３５……プロセツサ、
３６……ROM、３７……RAM。

Claims

【特許請求の範囲】

１所定の演奏手順に従つて複数の曲が演奏され
るように一連の動作を指令するプログラムを自動
演奏プレーヤ等における記憶装置へ記憶させるプ
ログラムローデイング方法であつて、入力データ
と所定データとを比較するステツプと、前記入力
データが前記所定データと一致したとき前記記憶
装置の記憶内容を消去するステツプと、前記入力
データと前記所定データとが一致しなかつたとき
前記入力データを前記プログラムにおける命令と
して前記記憶装置に記憶させるステツプとを含む
ことを特徴とするプログラムローデイング方法。